[Thread Ufficiale] CPU Zen 14/12/7nm: AMD Ryzen!

[affiu]

Originariamente inviato da paolo.oliva2

Scappano fuori i prezzi degli Epyc Zen3 e pure versione X.

EPYC 7773X $ 10,476,99

I prezzi degli altri modelli variano da 2x a 3x i modelli precedenti.

Un Zen3+ Epyc X16 costerebbe di più di un X64 Zen2?

Zen3 ha +19% di prestazioni vs Zen2 ed un X ha la L3 impilata per +15%... però faccio fatica a considerare preferibile un X16 vs X64, anche se quei 16 core andrebbero il 40% in più... ma 64 core sono 4 volte di più.

Per me le performance di Zen3+ sono ben superiori.

"CPU AMD EPYC Milan-X Server elencate con prezzi preliminari - Flagship 64 Core EPYC 7773X per oltre $ 10.000 USA" https://wccftech.com/amd-epyc-milan-x-s ... 00-us/amp/

Ma ''per forza''....ma la musica si sposta in un altro contesto che adesso non può apparire come lo vedremo, ma questi ''3D'' non sembrano qualcosa di così scontato od immediato....siccome ti piace curiosare ti inviterei a dare una occhiata qui:
C:/Users/737170/Desktop/6_2015-ITRS-2.0_Interconnect.pdf ...al capitolo 4.6.
Poi se proprio si vuole immaginare il futuro....un viaggetto in queste tabelle ci può dare un lontano prospetto su come e quanto dovremo poterci aspettare: https://irds.ieee.org/images/files/p...017IRDS_MM.pdf...
NB...questi Paolo non scherzano con già solo la transazione da 3D-stacking: a 3D-device: Logic-on-logic.
Immagina la parola Monolithic-3D.....praticamente più cpu o gpu messe-e-inter-connesse una sopra l'altro!
Allora a sto punto giocare a 16K in futuro od anche più non sarà più un limite!!....e sogniamo...ti immagini più Chiplet(MCM)-Monolithic-RDNA4-3D messe una sopra l'altra n volte???....

[maxsy]

scusate:
le temp del ryzen 5 3600 quali sono? possibile 40° idle? e 72° per usarlo si e no al 10%?

[paolo.oliva2]

"AMD's Ryzen 5000 HS-Series Creator Edition CPUs Boast 400 MHz Higher Base Clocks | Tom's Hardware" https://www.tomshardware.com/amp/new...er-base-clocks

Nessuna innovazione. Con la produzione probabilmente è migliorato l'affinamento silicio e ciò ha comportato un aumento delle frequenze (la minima e probabilmente le intermefie ma non la massima) a parità di consumo.

[bonzoxxx]

Originariamente inviato da leoneazzurro

https://twitter.com/greymon55/status...99888813875200

Zen3D in arrivo per fine anno, probabile disponibilità a Natale (beh, Lisa Su aveva detto che sarebbero stati commercializzati a fine anno, non era molto chiaro se solo la versione Epyc o anche i desktop, pare probabile ora che sia entrambi).

Interessante.
Dite che vale la pena dar via ora un 5900X e prendere un 5900X "refresh"?

Al momento non sto usando la WS e potrei aspettare.

AMD non smette di stupire

[paolo.oliva2]

TSMC ha avuto ed ha problemi sia sul 5nm che sul 3nm, lo si evince dal fatto che Apple produrrà i sui proci prossimi non più a 3nm ma ripiegherà sul 4nm, ed è probabile che il ritardo di Zen4 dipenda da TSMC e non da AMD.

È bizzarra la situazione, perché se a primo acchito sembrerebbe danneggiare AMD vs Intel, riflettendoci è il contrario,

Intel otterrà il pareggio efficienza silicio con AMD quando ambedue (Intel e AMD) produrranno a 3nm da TSMC, quindi più si distanzia la commercializzazione sul 3nm TSMC e più durerà il vantaggio AMD con TSMC vs FAB Intel (le catene 7nm e 5nm TSMC sono già occupate).

Fonti sulla questione che il cambio "nome" dei processi Intel è sulla base della densità, ma non dell'efficienza (ed è questa la causa che il 10nm Intel, ribattezzato 7nm perché densità simile al 7nm TSMC, ha comunque un'efficienza da 10nm e non 7nm).

"AMD varrà più di Intel entro il 2025? | Il matto eterogeneo" https://www.fool.com/amp/investing/2...intel-by-2025/

[affiu]

Originariamente inviato da paolo.oliva2

TSMC ha avuto ed ha problemi sia sul 5nm che sul 3nm, lo si evince dal fatto che Apple produrrà i sui proci prossimi non più a 3nm ma ripiegherà sul 4nm, ed è probabile che il ritardo di Zen4 dipenda da TSMC e non da AMD.

È bizzarra la situazione, perché se a primo acchito sembrerebbe danneggiare AMD vs Intel, riflettendoci è il contrario,

Intel otterrà il pareggio efficienza silicio con AMD quando ambedue (Intel e AMD) produrranno a 3nm da TSMC, quindi più si distanzia la commercializzazione sul 3nm TSMC e più durerà il vantaggio AMD con TSMC vs FAB Intel (le catene 7nm e 5nm TSMC sono già occupate).

Fonti sulla questione che il cambio "nome" dei processi Intel è sulla base della densità, ma non dell'efficienza (ed è questa la causa che il 10nm Intel, ribattezzato 7nm perché densità simile al 7nm TSMC, ha comunque un'efficienza da 10nm e non 7nm).

"AMD varrà più di Intel entro il 2025? | Il matto eterogeneo" https://www.fool.com/amp/investing/2...intel-by-2025/

Sostanzialmente quello che pensi ''è'' giusto....ma partiamo da una cosa che a prima vista sembra come un adesivo in una macchina, quando non lo è!

Questo adesivo sarebbe la V-Cache 3D 64MB, se ci riflettessimo un attimo, a cosa potrebbe servire un ampliamento del doppio rispetto ai 32MB di ''base''?....si potrebbe credere più facilmente ad un ampiamento della cache più che una raddoppiamento e anche di più....PERCHE' questi ''strati'' o ''foglietti'' di V-Cache 3D possono essere messe fino a 8 strati uno sopra l'altro e connessi opportunamente.
Quindi ritorna la domanda ed altri 8 fogliettini da 64MB + la 32MB di base a chi servono? cosa debbono fare?....nel senso che tutta questa cache quanti dati dovrebbe contenere e per chi? per i core dei CCD di zen3?

La cosa oltre che strana, non da tregua come scenario, perchè se immagini che possa servire nel desktop, automaticamente(aldilà di ogni limite di uso o meno, ammesso che ci sia) questa V-Cache 3D verrà estesa a tutti i core (che certamente sono i beneficiari...) quindi anche server, per esempio.

La V-Cache 3D è una specie di ''diminuisci-collo di bottiglia'' , nel senso che dando più cache significherebbe più parallelismo...secondo la mia visione.
Se ci aggiungi uno zen4 96 core + un altro 19%(per ipotesi conservativa) + V-Cache 3D (sulla possibile carta, avresti 96 core x 64MB=6,144GB di V-Cache 3D ....allora capisci che questo EPYC in un solo morso ti strappa almeno un 25-30% di share senza se e senza ma!!
Non ti farebbe dire ne ciao, ne ahi, ne aiuto, per pietà....e niente.
NB...se tutta questa V-Cache 3D, in qualche modo, che forse dobbiamo vedere più che immaginare, ''servisse'' a parallelizzare veramente .....avresti che uno 1 zen4 96 core al ''100''% sarebbe come 3-4-EPYC 7763!.....secondo me da un anno che ci sarà in commercio zen4 96core ....il ROSSO avrà superato il 30% abbondantemente( guardando sempre di superare, prima o poi, il 50% ahimè! ) di share sui server rispetto ad un approssimativo e circa quasi 10% di OGGI.

Ed anche il record degli opteron amd del 2006 in cui dal 5%di share si passò al 22%(differenza di 17 unità) in 18 mesi=circa 17/18 ....in pratica un 1% di share-server al mese.
Con EPYC zen4 si dovrebbe andare a circa 1,5% al mese...ti immagini la strage in attesa che APU(HYBRID-multi-chiplet) -ROSSO diventi finalmente il blu del futuro(si scherza...anche se! )

[suneatshours86]

Originariamente inviato da bonzoxxx

Interessante.
Dite che vale la pena dar via ora un 5900X e prendere un 5900X "refresh"?

Al momento non sto usando la WS e potrei aspettare.

AMD non smette di stupire

per me no.
avrebbe a malapena senso passare d un 3900x ad un ipotetico 5900x refresh secondo me.

[bonzoxxx]

Originariamente inviato da suneatshours86

per me no.
avrebbe a malapena senso passare d un 3900x ad un ipotetico 5900x refresh secondo me.

grazie del tuo perere

[paolo.oliva2]

@affiu

Ho letto un articolo di Tom's su CPU Intel (non trovo il link ora) che il vantaggio prestazionale da un X4 ad un X6 con carico da X4 era più per l'aumento della L3 complessiva che per i 2 core in più, mentre da X6 a X8 (con carico da X6) il guadagno non c'era. Credo che il senso della prova era. se l'architettura Intel avrebbe incrementato l'IPC se la L3 fosse aumentata.

Il discorso secondo me è che soltanto AMD (per Zen) e Intel (per la sua architettura) conoscono i colli di bottiglia e dove si può guadagnare... Tutto cambia a seconda di cache esclusive o inclusive (ed ovviamente la capacità incide), dalle latenze e dal tipo di RAM di sistema... e, probabilmente, anche se MCM o monolitico. Esempio Zen APU ha una L3 dimezzata vs X86... e non credo che la scelta sia per diminuire il costo, quanto, forse una L3 dimezzata ma più veloce rende meglio in proporzione ai costi.

Comunque ci sono cose che io non comprendo (e non posso comprendere visto le mie limitate conoscenze tecniche), però ricordo che i "guru" confrontando i dati sulla carta delle potenzialità elaborative dei core Zen vs core Intel, vedevano capacità simili, per una cosa meglio uno o l'altro. Ora, il +19% circa di IPC da Zen a Zen2 diciamo che è stato facile, in quanto se hai un IPC inferiore ad Intel, è ovvio che i margini di aumento siano superiori, ma se poi hai un +5% vs Intel (Zen2) e ottieni comunque sempre +19% (Zen3 vs Zen2), allora ti viene da pensare... e poi, gli stessi core ottenere +15% con la L3 impilata, Azzo...ma allora quei core avevano ben più potenziale... e poi se si pensa che con Zen4 si parla di +20-25% di IPC... ti viene da pensare che se l'incremento di IPC addirittura aumenta, saremmo ben distanti da qualsiasi limite architetturale.

Ti dirò di più, molte features AMD, come ad esempio la L3 condivisa tra X86 e iGPU, erano progetti ottimi ma gambizzati dai limiti tecnologici silicio e dai costi commerciali... ma con l'evoluzione TSMC, diventano disponibili di massa. Esempio, la L3 impilata, se non fattibile per la massa, l'alternativa sarebbe stata un chiplet con L3 superiore esclusivo per Epyc, ma ciò avrebbe aumentati i costi (una catena specifica e una resa inferiore, sia per l'aumento dei transistor a chiplet che per un tempo di affinamento produzione più lungo.
Con l'impilazione L3, pure la L3 diventa MCM, e la resa pure. Una cosa è una L3 256MB in un unico die, tutt'altra 4 cache da 64MB o 8 cache da 32MB, con ovvia ripercussione dei costi e quindi della fascia disponibile all'implementazione. Una cosa è offrire un Epyc con 1GB di L3 e farlo pagare 15000€, tutt'altra la stessa cosa (in proporzione) su un X16 desktop e venderlo a 700€.

Però, e torno a ripeterlo, AMD non è una Onlus, serve una Intel competitiva, per far sì che le innovazioni siano più proporzionate ai costi e non all'esclusività dell'offerta.
Quando Intel vendeva il suo X28 monolitico a 25000$, era dovuto anche ad una resa del 40%, ha ben poco a che vedere ad un Epyc X64 che da 4000$ passa a 10.000$ sullo stesso nodo e a costi produzione simili.
In un articolo ho letto che la L3 impilata costerebbe circa 27$ in più a chiplet..
non so se riferito esclusivamente al costo silicio o compreso l'impilamento, ma esageriamo, diciamo 50$ a chiplet, 8 chiplet fanno +400$, allora dai 4000$ di un X64 "normale" passeremmo a 5000$ circa, non certo 10000$.

[Anidees]

Originariamente inviato da bonzoxxx

Interessante.
Dite che vale la pena dar via ora un 5900X e prendere un 5900X "refresh"?

Al momento non sto usando la WS e potrei aspettare.

AMD non smette di stupire

E dovevi disintossicarti

[bonzoxxx]

Originariamente inviato da Anidees

E dovevi disintossicarti

Quanto hai ragione
La scimmia è sedata, se ne sta buona da una parte, ma vedere tutte ste novità non ti nascondo che mi fa venire voglia di ricominciare (ma tanto non ho soldi per cui il problema non si pone).

Per quel che posso dire, il 5900X "liscio" è un animale già cosi.

[affiu]

Originariamente inviato da paolo.oliva2

...cut
Il discorso secondo me è che soltanto AMD (per Zen) e Intel (per la sua architettura) conoscono i colli di bottiglia e dove si può guadagnare... Tutto cambia a seconda di cache esclusive o inclusive (ed ovviamente la capacità incide), dalle latenze e dal tipo di RAM di sistema... e, probabilmente, anche se MCM o monolitico. Esempio Zen APU ha una L3 dimezzata vs X86... e non credo che la scelta sia per diminuire il costo, quanto, forse una L3 dimezzata ma più veloce rende meglio in proporzione ai costi.

Comunque ci sono cose che io non comprendo (e non posso comprendere visto le mie limitate conoscenze tecniche), però ricordo che i "guru" confrontando i dati sulla carta delle potenzialità elaborative dei core Zen vs core Intel, vedevano capacità simili, per una cosa meglio uno o l'altro. Ora, il +19% circa di IPC da Zen a Zen2 diciamo che è stato facile, in quanto se hai un IPC inferiore ad Intel, è ovvio che i margini di aumento siano superiori, ma se poi hai un +5% vs Intel (Zen2) e ottieni comunque sempre +19% (Zen3 vs Zen2), allora ti viene da pensare... e poi, gli stessi core ottenere +15% con la L3 impilata, Azzo...ma allora quei core avevano ben più potenziale... e poi se si pensa che con Zen4 si parla di +20-25% di IPC... ti viene da pensare che se l'incremento di IPC addirittura aumenta, saremmo ben distanti da qualsiasi limite architetturale.
...cut

Però, e torno a ripeterlo, AMD non è una Onlus, serve una Intel competitiva, per far sì che le innovazioni siano più proporzionate ai costi e non all'esclusività dell'offerta.
...cut

Be, secondo la mia visone molto grossolana, cercando di immaginare il lavoro di una cpu come se fosse nella realta....partiamo dal fatto che il cuore dell'elaborazione è la cpu....ma poi tutto ciò che elabora deve essere inviato e veicolato ad altre ''unità'' .
In tutto questo ''viaggio'' dei dati bisogna cercare di fare andare a velocità più simili tra le varie unità, per quanto possibile, in modo da non ingolfare il tutto.
Che la cpu elabri qualsiasi cosa o meno, NON ha che che sia importanza....nel senso che è importante la sua disponibilità ad elaborare sempre qualsiasi altra cosa in più in successione che gli viene dato; la cpu dovrebbe sbarazzarsi di questi dati ed elaborarne altri....quindi c'è bisogno di unità che ''parcheggiano dati e poi altri dati e così via, cercando di essere sempre disponibili per altri dati elaborati della cpu e parcheggiarli e mistarli.
Partendo dal centro della cpu verso l'esterno queste unità differiscono (che poi sono ''tutte'' delle specie di ''ram''...spaziando dalla sram verso la dram) sia in velocità che grandezza e questo dipende dalla specie in questione.
Partendo dalla cache l1(aldilà che lo si possa erroneamente suppore come una ram, entrambi, ram e cache, hanno il medesimo scopo di fare da strada e da parcheggio dei dati) questa è un tipo di unità che è ''velocissima'' nel senso che ha un accesso vicino al nano secondo, ma oltre a essere piccola NON si ''presta'' molto ad essere ''addensata''(dal punto di vista di transistor e quindi rimpicciolibile oppure un raddopiamento costa più spazio che guadagno prestazionale..);...man mano che ci allontaniamo dalla cpu abbiamo la l2 e infine la l3.....queste sono più grandi(quindi possono parcheggiare più dati...) ma nello stesso tempo più lente(non tanto nel fatto di parcheggiare e smistare ma come tempo di accesso con le altre unità...siamo intorno alle decine di nanosecondi)....però si prestano meglio ad essere addensate di transistori, quindi da una parte SONO il problema di una cpu, perchè occupano sia lo spazio che il consumo di un intero die di un chip...PERO' hanno almeno il vantaggio di un aumento più ''proporzionale'' rispetto ad altre unità se si aumenta/raddoppio il quantitativo ''fisico''. ....un conto sarebbe raddoppiare una l1 ed un altro una l3...a parte l'aumento dell'area, la velocità non aumenta come aumenta con la l3!(almeno questo ).

A questo punto si potrebbe avanzare l'ipotesi di quale rapporto possa essere più vantaggioso: 1) core veloci-cache veloci, oppure 2) core lenti e cache grandi.
Per pensare che ci sia una risposta vantaggiosa, ci sarebbe un compromesso tra questi rapporti.....però un core più lento e cache grande alla fine dovrebbe andare meglio rispetto al contrario, perchè purtroppo la cosa più importante resta sempre, sopra ogni cosa, la VELOCITA' tra le unità; se hai una cpu che elabora velocemente ed una cache piccola e veloce, la cpu quando si ingolfa (perchè la cache non può contenere PIU' i dati) ..nella peggiore delle ipotesi la cpu si ''sottomette'' alla velocità della ram ddr (che è ordine di gandezza minore delle altre unità più a monte e la cpu stessa) ed nasce un ''collo''.
Se hai una cpu che va più lenta ed una cache grande (anche se più lenta), la cpu non si ''sottomette'' ad abbassare la sua velocità a quella della ram ddr, perchè la cache grande, seppur più lenta ''rende'' neutrale la cpu con la ram e poi via dicendo verso tutte le altre unità:disco, scheda video ecc ecc.
Una cache grande fa in modo di ''isolare'' la cpu dal dover ''aspettare'' un qualche altra unità.....in pratica elabora SEMPRE senza pensare di rallentare.

Tutto questo non è facile raggiungerlo SOLO perchè si scelga la 2) opzione....è più una specie di ''indovinare'' il giusto compromesso, tenendo conto della densità a cui si presterebbero e dell'area e watt che hanno costo/compromesso.

Io credo che i core zen siano e dovranno essere PRONTI per la fusione.....soprattutto se la cpu anzichè avere una di queste unità.....abbia una GPU come comunicatore finale!.

Una cpu che debba comunicare, o meglio adattare la sua velocità, con una gpu esige una quantità ''immensa'' di cache e nello stesso tempo, forse e secondo me, più livelli o blocchi scalari(tipo l4/l5 ecc) altrimenti sia la cpu che gpu cessano di ''comunicare''.
NB. la cosa migliore ''sarebbe'' una gpu ''programmabile'' come una cpu....ma è più idealizzabile che fattibile nella realtà, quindi prima di un possibile futuro , la cpu e la gpu dovranno comunicare (adattando man mano, tramite le altre unità la velocità più opportuna) attraverso cache molto grandi....
Domani si vedrà il prossimo LIVELLO di comunicazione....magari con la prossima console, espressione di max APU, qualcosa trapelerà.
Infine per avere la maggiore velocità nello SHARE di mercato il prezzo/prestazione è il fattore più importante di tutti....poi quando il ROSSO sarà IL BLU allora sarà come dici tu!

[paolo.oliva2]

"Il viaggio di EPYC continua a Milano nell'Edge Server di 11a generazione di Cloudflare" https://blog.cloudflare.com/the-epyc...n-edge-server/

È un articolo che spiega il perché della scelta di Epyc e i guadagni in prestazioni ed efficienza

[bonzoxxx]

Originariamente inviato da paolo.oliva2

"Il viaggio di EPYC continua a Milano nell'Edge Server di 11a generazione di Cloudflare" https://blog.cloudflare.com/the-epyc...n-edge-server/

È un articolo che spiega il perché della scelta di Epyc e i guadagni in prestazioni ed efficienza

Un mostro di potenza in un formato compatto, che spettacolo, grazie per il link Paolo.

[conan_75]

Originariamente inviato da bonzoxxx

Un mostro di potenza in un formato compatto, che spettacolo, grazie per il link Paolo.

Io sono indeciso se vendere la 1660 super che adesso vale il doppio del suo prezzo e farmi un 5700g.
Non uso giochi.

[paolo.oliva2]

Cominciano gli inciuccio

https://www.bitsandchips.it/software...male-con-ryzen

presrazioni Zen inferiori a windows 10.

Senza parole.
Quando lo scheduler di windows gesriva meglio i proci Intel, si giustificava come motivo che Intel era numericamente più presente. Io ho seri dubbi che Alder otterrà più vendite di Zen3/Zen3+ e mettiamoci pure Zen4.

Oltre a ciò... è una situazione irreale. Vi immaginate, era Zen, uno scheduler windows fatto per Zen che danneggiasse Intel? Sono serviti ben 2 anni perchè Microsoft lo ottimizzasse per Zen.

[Tigre.]

Originariamente inviato da paolo.oliva2

Cominciano gli inciuccio

https://www.bitsandchips.it/software...male-con-ryzen

presrazioni Zen inferiori a windows 10.

Senza parole.
Quando lo scheduler di windows gesriva meglio i proci Intel, si giustificava come motivo che Intel era numericamente più presente. Io ho seri dubbi che Alder otterrà più vendite di Zen3/Zen3+ e mettiamoci pure Zen4.

Oltre a ciò... è una situazione irreale. Vi immaginate, era Zen, uno scheduler windows fatto per Zen che danneggiasse Intel? Sono serviti ben 2 anni perchè Microsoft lo ottimizzasse per Zen.

In effetti è davvero una carognata, un sistema operativo dovrebbe essere imparziale e strutturato per supportare convenientemente tutte le CPU a prescindere dal brand che le produce, complimenti MS per esserti venduta come da tradizione al socio in affari....

[paolo.oliva2]

Ci sono delle speculazioni sulla L3 impilata di Zen3+.

L'articolo parla del nuovo procio IBM e di come è impiegata la cache. Ma in tutto l'articolo, stranamente si fa sempre la comparazione a Zen3... ed alla fine... si chiede ai tecnici IBM se la cache 3D di AMD potrebbe lavorare in modo simile???

Non so il motivo... ma quello che mi viene da pensare, è che qualcuno dubiti che solo aumentando la L3 si possa avere un incremento del 15% e che in realtà ci sia un approccio simile ad IBM.

"IBM ha appena avuto un'anteprima del futuro delle cache?" https://www.anandtech.com/show/16924...ture-of-caches

[paolo.oliva2]

Rispetto al mio post precedente, ho letto dei commenti in merito... ma ci ho capito poco (direi nulla).

Boh... faccio un sunto da ubriaco.

La L3 impilata sul CCX avrebbe funzioni di L4.. teorizzando il guadagno tra averla sul motherchip e già sul chiplet.

oppure

Una L3 a blocchi. Cioè, il guadagno della cache è nel bilanciamento tra latenze (che sono proporzionate alla capacità) e il guadagno di trovare il dato senza andare nella DDR.
Se si dividesse una L3 da 256MB in 4 L3 da 64MB, si potrebbe combinare una latenza bassa per 64MB ad una capacità più alta.

oppure

Ambedue.

A prescindere da queste fantasie, il punto di vantaggio dell'impilazione, secondo me, è nell'ottenere un sistema MCM che alla fine è realizzato tutto in un die.

Facendo un esempio, il paradosso dell'MCM è nel punto di incontro con la nanometria silicio. Se sul 7nm si è passati a CCX X8, il 5nm permetterebbe un CCX X12 e il 3nm un CCX X16. Ma è ovvio che più si aumenta il numero dei core, più perderebbe senso il discorso MCM, inteso non solo come resa ma anche come costo progettuale.

L'impilazione è letteralmente una manna, perché se impilassimo un CCX X8 al motherchip e ad un altro CCX X8, otterremmo un CCX X16 nella risultante, ma con costi produzione/progettuale da CCX X8.

P.S.
Il CCX è fondamentalmente più core con L1 e L2 proprietarie a core con una L3 condivisa per n core del CCX. L'interscambio dei dati tra CCX avviene tramite le L3 di ciascun CCX.
Con l'impilazione, potremmo ottenere L3 native "piccole" che unite realizzano grandi dimensioni, e diventa inutile realizzare CCX con più core semplicemente condividendo le L3 (che sono già lì).

Il know-OUT offerto da TSMC è enorme (Lisa Su riporta che l'hanno realizzato insieme ad AMD, ma io non ci credo), e a questo si aggiunge pure il proprietario sistema di raffreddamento dell'impilazione (sempre TSMC) del die.
Se AMD sarà in grado di sfruttare tutto il potenziale offerto da TSMC, non lo so, ma per certo AMD potrebbe fare di tutto di più,

[leoneazzurro]

No, la cache impilata non funziona come cache L4, funziona come cache L3 estesa e stop (I chip stacked si comportano praticamente come se fossero un die unico di dimensioni maggiori, con talvolta qualche piccola penalità in termini di latenza). Non c'entra nulla con l'approccio del nuovo processore di IBM che tralaltro non usa L3 ma sfrutta una L2 di capacità enorme che simula una L3 "virtuale" andando a mettere i dati nella L2 non utilizzata di altri core. Non solo, ma avendo una struttura multi die, il dato può essere messo anche nella L2 di un core che sta in un altro chip e marcato come cache L4 "virtuale". Nell'articolo facevano le comparazioni con Zen perché AMD per ora ha avuto un approccio molto tradizionale alla gerarchia della cachee si chiedevano che cosa potrebbe succedere se la V-cache potesse essere utilizzata come estensione della L2 in una maniera simile a quella di IBM. Nel caso di IBM il vantaggio sta nel fatto che si utilizza la stessa area che sarebbe usata per una L3 condivisa di grandi dimensioni per avere invece una L2 molto grande. Lo svantaggio è che le latenze di questa L2 e delle L3-L4 "virtuali" sono più alte rispetto a quelle di una gerarchia tradizionale, per cui il bilanciamento dipende molto dall'hit rate dei dati nella cache L2 (tipo di carico di lavoro). Inoltre, la gestione di queste cache virtuali è piuttosto complessa e potrebbe richiedere un bel pezzo di area in termini di silicio, giustificabile forse in sistemi server ma non in quelli desktop (e pare potrebbero esserci problemi di sicurezza dei dati in quanto potenzialmente si hanno dati di un processo che sono disponibili nella cache di un core diverso da quello sul quale quel processo è eseguito). Senza contare che, andando verso package multidie e stacked, aggiungere cache di livello 3 e 4 (molto meno sensibili prestazionalmente a seconda del carico di lavoro) diventa molto più semplice (esempio: la prossima generazione di Xeon "Sapphire Rapids" avrà versioni che utilizzeranno della memoria HBM sul package per fungere da amplificatore di banda/riduzione latenza verso la memoria, similmente ad una L4 o ad Optane).

PS: impilare più stack costa di più, perché le aree di silicio si sommano dovendo ogni chip dello stack essere realizzato su un wafer diverso... I vantaggi dello stacking sono quelli di poter costruire un sistema modulare con costo dei vari blocchi relativamente basso (uso pochi blocchi fondamentali per costruire sistemi di diversa potenza di calcolo e capacità di cache, ogni blocco costa meno a livello di performance/area totale rispetto ad un monolitico che ha per forza di cosa rese inferiori) e di superare le barriere sulla dimensione massima dei chip (es. i processori EPYC hanno un area totale di silicio che è intorno ai 1000 mm^2, impossibile da realizzare monoliticamente, con Genoa si supereranno queste dimensioni, con le versioni stacked si andrà verso i 2000 mm^2 di silicio).