NVIDIA GK104 a 28 nanometri, spuntano i primi dettagli?

[Raghnar-The coWolf-]

Originariamente inviato da FroZen

Come già discusso non è credibile per me.....un processo produttivo che è il 30% più miniaturizzato non può dare un die più piccolo raddoppiando i cuda cores....a meno di rivoluzioni sensazionali nell'architettura.....

0.7^2 = 0.49

Welcome to equivalenze.

[winebar]

Originariamente inviato da Raghnar-The coWolf-

0.7^2 = 0.49

Welcome to equivalenze.

L'equivalenza è giusta, ma il concetto su cui vi basate è sbagliato.
Quando si parla di "die più piccolo del 30%" si parla della sua AREA non del lato, quindi (mantenendo 100 come base) si passerebbe da 100mm^2 a 70mm^2 per un die shrink. Ora, supponendo che i vari core occupano poca area del die, con un raddoppio dei CUDA core otteresti un'area vicina a quella iniziale (100mm^2) rendendo impossibile aumentare così tanto i cuda core e diminuire l'area.

C'è qualcosa che non torna.
Inoltre, come citato nell'articolo, è molto più difficile creare un'architettura ibrida che crearne una tutta nuova (così come è difficile adattare una nuova architettura ad un vecchio socket, a meno che non si parli di die shrink, ma è un'altra storia), i tempi di sviluppo si allungherebbero a dismisura e probabilmente devi cestinare il progetto perchè il gico non vale la candela.

[fukka75]

Originariamente inviato da tuttodigitale

facciamo finta che i dati siano veri: scusatemi come fa la GTX580 con i suoi 512 cuda core ad essere pari ad una gpu che ne avrà almeno 640?

Originariamente inviato da iorfader

loooooooooool vero! com'è possibile? si presume che avanzando l'architettura, ed aumentando addirittura i core, dovrebbe andare + della 580, e di un bel po anche...quindi è palesemente un fake

Originariamente inviato da vynnstorm

Differenza nelle frequenze e nell'architettura in generale, non contano solo i cuda cores.

Originariamente inviato da Consiglio

Quoto vynnstorm. È l'architettura in primis che fa la differenza. Ultimamente sto studiando abilità informatica e stiamo parlando proprio di questo. Di certo è difficile da fare più che pensare una cosa del genere, ma nulla è impossibile.

Hanno ragione tuttodigitale e iorfader: se i dati sono veritieri, pensateci: più CUDA core, architettura di generaziona successiva (quindi, si spera, migliore) e va quanto la vecchia architettura che ha pure meno CUDA core? qualcosa non quadra

[CrapaDiLegno]

Che dici?
I calcoli si fanno in fretta senza bisogno di interpretare frasi come "die più piccoli" di un tot etc...
Da 40nm a 28 nm il guadagno lineare è presto fatto: 1/0,7. Il guadagno di area è altrettanto presto fatto: (1^2)/(0.7^2) = 0.5, ovvero un die perfettamente shrinkato da 40nm a 28nm diventa pari la metà.
Se si mantiene la stessa architettura è difficile fare uno scaling perfetto. Ma in questo caso hanno messo mano anche all'architettura, ovvero hanno potuto ridisegnare shaders, TMU, controllers, bus e tutta la logica che gestisce le risorse.
Possibile che i numeri non siano corretti, ma non è possibile dire a priori se davvero lo sono.

[winebar]

Originariamente inviato da CrapaDiLegno

Possibile che i numeri non siano corretti, ma non è possibile dire a priori se davvero lo sono.

Non posso dire a priori che lo sono, ma se il concetto che ci sta alla base è completamente sbagliato le probabilità di errore sono elevatissime.
Ripeto: quando si parla di diminuzione della grandezza del die (che poi è ciò che avete scritto sopra) si intende la diminuzione della sua area, non del suo lato. Se fai i calcoli basandoti sull'area i risultati sono molto più verosimili.
Diminuisci il LATO del 30% per diminuire l'AREA del 51? Raddoppi i CUDA core? e come diavolo fanno a starci in un'area del 50% inferiore con un PP il 30 più piccolo?

è un ragionamento che fa acqua da tutte le parti (quello del presunto leaker, non il vostro).

[jaja36]

Si ma se una nuova 560 ti(28nm) va quanto una vecchia 580(40nm)la futura 680 quanto va.

[winebar]

Originariamente inviato da jaja36

Si ma se una nuova 560 ti(28nm) va quanto una vecchia 580(40nm)la futura 680 quanto va.

Quanto 2 590 in quad Sli presumo, con 1/10 dei comsumi.

[Pleg]

C'e' un po' di confusione riguardo dimensione del die, dimensioni dei trasnsitor, eccetera. Passare ad un nodo piu' piccolo (40nm -> 28nm) significa che puoi avere piu' transistor per unita' di area ed energia, ma come te li giochi e' qualcosa di completamente diverso. Supponiamo che la nuova tecnologia+architettura permetta di ottenere il doppio di prestazioni a parita' di area ed energia: uno puo' decidere di tenere fissi area ed energia e fare un prodotto che va il doppio, oppure un prodotto che va il 70% di piu' ma che ha 15% in meno area e consumo di energia, eccetera.

Quello che viene costruito dipende da dove il marketing decide di voler piazzare i prodotti, cosa per le GPU e' ormai piuttosto collaudato (le diverse fasce di prezzo e prestazioni). Non c'e' alcun rapporto tra l'area del singolo transistor (piu' piccolo) e l'area del die del chip al di la' di che prodotto si vuole progettare.

[jaja36]

Originariamente inviato da winebar

Quanto 2 590 in quad Sli presumo, con 1/10 dei comsumi.

È proprio questo che mi lascia perplesso. In passato da un passaggio all'altro non si è arrivato ad tanto.

Poi la 560ti ha il die più piccolo della 580, se gli riduci l'area del 30% come ci stanno tutto quel popo di transistor della 580 ed anche più.

Boh vedremo.

[calabar]

@winebar
Il presupposto di CrapaDiLegno è corretto.
Lui dice che l'affermazione "la superificie del die è inferiore del 30%" su cui stai basando il tou ragionamento è sbagliata perchè dedotta in modo errato.
Tu la prendi come un dato di partenza, mentre ho idea che sia stato invece ottenuto misurando il decremento tra 40 e 28 (40 - 30 % = 28), ossia i nm dei due processi.
Lui parte da una misura lineare (ossia il passaggio da 40nm a 28nm) e determina correttamente la riduzione d'area.

L'unico neo alla sua teoria è che con i nanometri non si misura il "lato" di un transistor.
Secondo wikipedia tot "nanometer refers to the average half-pitch (i.e., half the distance between identical features) of a memory cell at this technology level", ma non mi è molto chiaro in che rapporto stia con la dimensione reale del trasistor.
Quindi il suo calcolo potrebbe essere corretto, oppure potrebbero entrare in gioco diverse variabili che non stiamo ora considerando.

Magari qualcuno più ferrato sull'argomento potrebbe dipanare la questione.

[Glasses]

Originariamente inviato da fukka75

Hanno ragione tuttodigitale e iorfader: se i dati sono veritieri, pensateci: più CUDA core, architettura di generaziona successiva (quindi, si spera, migliore) e va quanto la vecchia architettura che ha pure meno CUDA core? qualcosa non quadra

hanno ragione vynnstorm e Consiglio invece, state paragonando due architetture diverse, non c'è nulla che possa far pensare che il numero di sp (o cuda cores) abbia lo stesso peso in Kepler rispetto a quanta ne aveva in Fermi. Poi c'è chiaramente la questione delle frequenze, del controller e di tutta la gestione delle risorse.

[Cappej]

Originariamente inviato da sbaffo

E finalmente direi! siamo fermi da una vita a 40nm! Non mi ricordo che ci sia mai stata una fase di stallo così lunga nel campo schede video.

ci credo... non VENDONO! ... chi li finanzia questi progetti? non ce la fanno a ri-finanziare le spese di ricerca con le schede vendute.
Dai è come Intel.. ci sventola questi IVY BRIDGE con transistor 3D da un secolo e non li vedremo prima della primavera 2012... hanno i magazzini pieni di Sandy BR.... i'cchè se ne fanno!?

[Chrikkio]

Originariamente inviato da winebar

Quanto 2 590 in quad Sli presumo, con 1/10 dei comsumi.

E poi che processore dovrebbero inventarsi per stare dietro a queste schede?...Ad oggi, non sapendo cosa tireranno fuori con gli ivy-e, si è cpu limited (parlo sempre per le 600 se andranno come dicono), a meno che di non tenerli a frequenze molto alte in daily...Io terrò la mia 580 fino al prossimo anno e poi si vedrà, per ora va più che bene...IMHO

[Pleg]

Originariamente inviato da calabar

@winebar
L'unico neo alla sua teoria è che con i nanometri non si misura il "lato" di un transistor.
Secondo wikipedia tot "nanometer refers to the average half-pitch (i.e., half the distance between identical features) of a memory cell at this technology level", ma non mi è molto chiaro in che rapporto stia con la dimensione reale del trasistor.
Quindi il suo calcolo potrebbe essere corretto, oppure potrebbero entrare in gioco diverse variabili che non stiamo ora considerando.

Magari qualcuno più ferrato sull'argomento potrebbe dipanare la questione.

Ci provo

Ci sono un po' di cose di cui tenere conto: come ho detto prima, il fatto che col nuovo processo i transistor siano piu' piccoli non ha niente a che vedere con la superficie del chip. Superficie (cioe' costo), energia e potenza di calcolo sono parametri che vengono bilanciati a seconda di come si vuole posizionare il chip sul mercato. Ad esempio, visto che chip Fermi erano dei padelloni che consumano una cifra NVidia ha deciso di spendere un po' di budget (inteso come budget di area, energia e potenza di calcolo, appunto) per fare un chip un po' piu' piccolo e parsimonioso. L'esempio che facevo prima e' che potrebbe (numeri inventati) fare un gk104 che e' del 15% piu' piccolo e parsimonioso del gf104, col 70% di prestazioni in piu' (invece che, per dire, tenere area e consumi uguali e ottenere il 100% di prestazioni in piu'). Questo lo decide il marketing, a seconda di come vuole posizionarsi sul mercato.

Dal lato piu' tecnico, invece, "28nm" e' una misura che non ha piu' molto senso, e' solo un numerello che viene usato per indicare una tecnologia, ma non si riferisce a niente di preciso... in particolare, non si riferisce alla dimensione del transistor
Una lettura molto interessante (anche se molto molto tecnica) sono i rapporti dell'ITRS: http://www.itrs.net/reports.html
Ad esempio, l'executive summary contiene una breve spiega delle lunghezze:
http://www.itrs.net/Links/2009ITRS/2...09_ExecSum.pdf
(pagina 4). Come vedi, una volta quel numero si riferiva alla "meta' del minimo passo tra due linee di metal contattate" della DRAM (vedi figura 1). Ma ora ci sono cosi' tanti driver che spingono l'integrazione che la misura non ha piu' molto senso. Quindi loro hanno addirittura smesso di usare i nanometri come "etichetta" e usano l'anno.
Ad esempio, in tabella B vedi che sotto l'etichetta "anno 2011" stanno misure come "flash uncontacte dpoly half pitch" (28nm) e la lunghezza di gate del transistor minimo: 35nm "stampata" e 24nm "fisica effettiva".
Considera poi che quelle sono misure "standard" definite dall'ITRS, ogni fonderia potrebbe aggiustarle un po' per meglio adattarle ai propri processi e ai propri clienti.

Inoltre, quelle dimensioni riportate sopra sono per la minima lunghezza del gate del transistor: niente vieta di fare transistor piu' lunghi (in applicazioni analogiche, o per ridurre il leakage) o piu' larghi (questo e' praticamente scontato: quando disegni il circuito regoli la larghezza per far passare piu' o meno corrente a seconda di quella che ti serve).

Da ultimo, nota che non tutto scala nello stesso modo: i transistor possono scalare di un certo fattore, ma ad es. le interconnessioni metalliche scalano diversamente. Inoltre man mano che aumenti il numero di transistor ti servono piu' linee metalliche per interconnetterli, il che aumenta la congestione, il che aumenta l'area in modo difficile da prevedere.
E come se non bastasse, hai altre cose che scalano in modo diverso da tutto il resto: ad esempio se in un nuovo prodotto decidi di supportare frequenze RAM piu' elevate (per dire) potresti aver bisogno di piu' capacita' di supporto vicino ai pad delle RAM, che occupano un'area tutta loro che non ha niente a che vedere col numerino attaccato ai transistor

[TRF83]

Sentiti ringraziamenti a Pleg per essere intervenuto in questo thread! I tuoi post su AD - con quelli di Cesare - sono quelli che preferisco!! A proposito...quando ne pubblicherai un altro?

[Pleg]

Originariamente inviato da TRF83

Sentiti ringraziamenti a Pleg per essere intervenuto in questo thread! I tuoi post su AD - con quelli di Cesare - sono quelli che preferisco!! A proposito...quando ne pubblicherai un altro?

De nada

In questi mesi sono molto preso col lavoro, sto facendo il bringup (*) dei Kepler, che arrivano uno dopo l'altro, un sacco di lavoro da fare (ma stanno venendo su piuttosto bene, molto molto meglio di Fermi)... riprendero' la serie sull'architettura dei processori superscalari tra un paio di mesi, penso.


(*) "bringup" significa che quando arriva un chip devi scoprire se funziona o no, cosa va e non va, eccetera. Quindi tutti i vari gruppi hanno un tot di persone che fanno girare i loro test per vedere se il loro blocco funziona correttamente, identificare e risolvere i bug, fare nuovi spin di metal per fissarli, implementare workaround nei driver, caratterizzare i dispositivi dal punto di vista elettrico, ottimizzare prestazioni e consumi lavorando di fino sui settaggi interni, scrivere la versione "release" dei driver, far girare stress test di migliaia di ore su migliaia di pezzi (in ambiente normale e in camere climatiche) per assicurarsi che i chip lavorino a dovere e non si rompano dopo qualche mese di utilizzo... cose cosi'. Servono decine (forse centinaia, al picco) di persone e qualche secolo-uomo di lavoro.