[Thread Ufficiale] Aspettando le nuove CPU AMD Ryzen

[mikael84]

Originariamente inviato da paolo.oliva2

Zen 6, N2P e L3 impilata: perché AMD tace al CES

Dal punto di vista tecnico, il passaggio da N4P a N2P porta un incremento di densità di circa 20–25%

E' molto più alta.
Ti faccio un esempio. Se creassimo zen5 con 12 core e 48mb l3, saremmo a circa 100mm2, quindi in un 70mm2, ti servirebbe una densità del 40% in più ma, c'è un ma, buona parte dei transistor verrà speso pure per IPC.
Zen5 per aumentare l'IPC ha speso quasi il 30% di transistor, di conseguenza, applicando una quota di transistor per IPC equivalente su zen6, avremmo circa un 70% tra core e cache, e tutti quei transistor dovranno stare su un 70-80mm2 (più verso la prima).

Già tra i 7nm ed i primi 5nm di zen4 a celle mod, abbiamo visto quasi il 60% in più a pari core.

[paolo.oliva2]

Originariamente inviato da ninja750

?

il mio 5800x3d ha 96mb di cache
ma anche 7800x3d e 9800x3d

Originariamente inviato da Ubro92

Penso intendesse il 9950X3D2, che ha 64mb di L3 interna più altri 128mb dati dai due stack da 64mb di 3d v-cache per CCD.

Comunque con Zen6, il ccd passa a 12 core, quindi già di base avremo 48mb di L3 anche per il taglio da 8 core.

Io intendo il chiplet... 4MB/core + L3 3D 8MB/core, totale 12MB/core.

Se il chiplet è X8 = L3 chiplet 32MB (4MB/core * 8 core) ed L3 3D (8MB/core * 8 core) = 64MB, per avere 96MB (12MB/core * 8 core)
Se il chiplet è X12, = L3 on die 48MB + 96MB impilata = 144MB
Se il chiplet è X16 = L3 on die 64MB + 128MB impilata = 192MB totale.

Originariamente inviato da mikael84

E' molto più alta.
Ti faccio un esempio. Se creassimo zen5 con 12 core e 48mb l3, saremmo a circa 100mm2, quindi in un 70mm2, ti servirebbe una densità del 40% in più ma, c'è un ma, buona parte dei transistor verrà speso pure per IPC.
Zen5 per aumentare l'IPC ha speso quasi il 30% di transistor, di conseguenza, applicando una quota di transistor per IPC equivalente su zen6, avremmo circa un 70% tra core e cache, e tutti quei transistor dovranno stare su un 70-80mm2 (più verso la prima).

Già tra i 7nm ed i primi 5nm di zen4 a celle mod, abbiamo visto quasi il 60% in più a pari core.

Però a prescindere dall'aumento della densità dell'N2P sull'N4P... l'impilazione della L3 3D viene sfruttata al momento unicamente per aumentare la L3 del Chiplet senza aumentare l'area del chiplet ed aggiunta su un PP più economico.
Ma questo inquadrando il limite di uno stack (o come si chiama). Ma era stato detto che nel tempo si potevano avere fino a 3 layer aggiuntivi.
Ora... se lo si applicasse ad un Zen5, vorrebbe dire 64MB x 3 = 192MB al posto di 64MB.
Ed è questo il punto... anzichè realizzare un chiplet con X12 + L3 48MB, allora tantovarrebbe realizzare un chiplet senza L3 e demandare l'intera L3 impilata... ed utilizzare l'area del chiplet che altrimenti sarebbe destinata alla L3, sostituendola con dei core.

Cioè, brevemente, se l'area del chiplet fosse 3/4 per i core e 1/4 per la L3 (mettendo valori a caso), impilando totalmente TUTTA la L3, si potrebbe, a pari area/costo, aumentare di 1/4 il core-count ed impilare con 1 stack la L3 che altrimenti sarebbe sul die (4MB/core) e, con 3 stack, si impilerebbero gli altri 8MB/core che sarebbe l'equivalente della L3 3D attuale.

Un 2 anni fa, forse 3, quando si parlò di impilazione, si disse che al momento era prevista per la L3 ed a 1 livello, ma che sarebbe stato possibile implementare questa tecnologia non solamente per la L3 ma anche per CCX e quant'altro, e che si poteva arrivare a 3 livelli.
Considerando che la L3 impilata è su un PP più economico e che il costo dell'N2P a wafer è alto, spostare tutta la L3 con l'impoilazione liberando così il chiplet e aumentare il core-count (facendo così anche scendere il costo a core), non sarebbe un vantaggio da poco.

[paolo.oliva2]

@Mikael84



https://wccftech.com/amd-epyc-venice...-dual-io-dies/

CCD Zen5C X16 N3E 85mm2 --> CCD Zen6C X32 N2 (N2P risulterebbe da altre fonti) 155mm2

Allora, allacciandomi al post precedente:

CCD Zen6C X32 = 155mm2

Considerando che la versione C è del 40% più densa del "liscio", un CCD Zen6 X32 sarebbe

CCD Zen6C X32 = 155 mm² → versione normale Zen6 ≈258 mm²

CCD Zen6 normale X16 e X12 (lineare per core+cache)

X16 = 16/32 × 258 ≈ 129 mm²
X12 = 12/32 × 258 ≈ 97 mm²

Considerando il rapporto L3 vs Core come con Zen5 (22,4% del die, come hai postato te nel TH Zen5)

Zen6 X33 258mm2, area L3 = 57,8 mm²
CCD Zen6 X32 senza L3 = 200,2 mm²
CCD Zen6 X16 senza L3 = 100,1 mm²
CCD Zen6 X12 senza L3 = 75,0 mm²

Diciamo che AMD se vorrebbe far stare tra 70 e 80mm2 un CCD X6, dovrebbe essere X12 ma senza L3, cioè 76mm2



Poi c'è un altro punto... la resa attuale dell'N2P

Zen6C è la versione densa di Zen6, si presume con lo stesso rapporto (-40%) dei precedenti Zen4C vs Zen4 e Zen5C vs Zen5.
Quindi un chiplet X32 Zen6C di 155mm2 in realtà corrisponderebbe a un chiplet di 258mm2 (per numero di transistor) se fosse Zen6 (tra l'altro è un calcolo pessimistico, perchè Zen6C ha meno L3 di Zen6, e casisticamente, il transistor difettoso è più "facile" nelle parti logiche rispetto alla L3).
Ora... per un chiplet del genere, la resa dell'N2P dovrebbe essere almeno dell'81% per essere commerciabile, non stiamo parlando di un PP acerbo, ma di un PP ma di un PP già in produzione stabile, con difetti/cm² compatibili con chiplet ad alta densità.
Ed è questo il punto... considerando il chiplet Zen6 X12 desktop/Threadripper/Epyc, con le opportune proporzioni di area (97mm2 un chiplet Zen6 X12 con 48MB di L3), la resa aumenterebbe al 91% (< transisator a die, > resa).

Visto che AMD parla di sistemi AI basati su Epyc X256 Zen6C entro il 1° semestre 2026 (entro 5 mesi), è ovvio arrivare alla conclusione che un chiplet Zen6 X12, sempre sull'N2P, possa avere una resa accettabile anche ora.

E poi c'è un altro dubbio... Intel, ad esempio con il 18A, per aumentare la resa parte con la produzione in volumi di Panther, un die relativamente piccolo, aspettando un aumento della resa (più infornate = > resa) per poi passare a Nova e successivamente a Xeon.
A confronto, AMD, per l'N2P, starebbe partendo da Xeon (per giunta pure la versione densa), il peggio per la resa. A che pro?

[mikael84]

Per fare una stima più accurata, servirebbero i transistor di zen6 C, non solo il die, perchè quei core, sono molto più densi di transistor.
Ad oggi non conosciamo neppure quelli di zen5C ma, potremmo provare a calcolarli. Zen5 ha il 27% di transistor in più rispetto a zen4, quindi se proviamo ad applicare lo stesso quantitativo, vengono fuori 11,5mtransistor circa, e torniamo vicini al 40% tra liscio e base.

11500mt, su un 85mm2, sono appena 135mt x mm2, ma come abbiamo visto pure per intel, questi 3nm sono pessimi lato densità.

Come detto nel post precedente, avendo i dati di zen5, possiamo stimare che zen5 con 12 core e 48mb sarebbe da 100mm2, no l3 verrebbe circa 85, a questo però bisogna sapere quanti saranno i transistor per IPC e clock e.
Ipotizzando il 70% tra IPC (30%) e core count/cache dovremmo toccare il 70% di transistor, quindi circa 14200.

Ecco, se avessimo avuto i transistor insieme al die di zen6c (questo fa tutta la differenza), potevamo capire la densità dei 2nP applicati al circuito, e da li, calcolarci realmente i possibili die, che per limiti d packaging non possono certo essere >100mm2.

Originariamente inviato da paolo.oliva2

Io intendo il chiplet... 4MB/core + L3 3D 8MB/core, totale 12MB/core.

Se il chiplet è X8 = L3 chiplet 32MB (4MB/core * 8 core) ed L3 3D (8MB/core * 8 core) = 64MB, per avere 96MB (12MB/core * 8 core)
Se il chiplet è X12, = L3 on die 48MB + 96MB impilata = 144MB
Se il chiplet è X16 = L3 on die 64MB + 128MB impilata = 192MB totale.



Però a prescindere dall'aumento della densità dell'N2P sull'N4P... l'impilazione della L3 3D viene sfruttata al momento unicamente per aumentare la L3 del Chiplet senza aumentare l'area del chiplet ed aggiunta su un PP più economico.
Ma questo inquadrando il limite di uno stack (o come si chiama). Ma era stato detto che nel tempo si potevano avere fino a 3 layer aggiuntivi.
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Levare la cache è possibile, ma i costi di packaging sarebbero più elevati, rispetto a risparmiare quei pochi mm2, pensa che zen5C, mercato pro, è uscito addirittura senza l3 impilata. Tuttavia dipende anche da quanto saranno grandi i die e dalla densità che si ritroveranno, ma presumo abbiano fatto bene i calcoli.
La CPU più economica, una X8 (x6 non penso lo facciano, salvo più avanti, sarebbe un x4 attuale), avrebbe costi ben più alti di un 9800x3d, tra l'altro vincolato sempre alla tensione della 3dcache, e latenze un pò più alte di base, oltre che al clock.