[Thread Ufficiale] Aspettando ZEN

[george_p]

Originariamente inviato da Dinofly

Io sinceramente la vedo dura.
Anche ammesso che vengano fuori buoni prodotti, intel ha accumulato anni di flussi di cassa di quasi monopolio sul mercato.
Amd é nella mani di intel, se vuole quest'ultima può massacrare amd in una guerra di prezzi e farla uscire.dal mercato.
Amd fa ricavi per 1 mld circa, Intel fa ricavi per 55 mld.

Secondo me oggi amd é de facto un pupazzo tenuto in vita da intel per tener buono l'antitrust.

L'ultima frase cozza assai con quella evidenziata in grassetto.
Intel vorrebbe ma non può. Quindi Amd può tornare competitiva, punto, senza se e senza BD

Non sarebbe nemmeno la prima volta da quando esistono entrambe le aziende

[tmx]

http://www.amd.com/en-us/press-relea...2016aug19.aspx

AMD sposta gli HQ in una nuova location piu' spaziosa dall'anno prossimo, Santa Clara Square.
www.santaclarasquare.com

"Located less than two miles south of AMD’s current location, the new headquarters will keep AMD close to key customers, partners, and public transportation options. Employee and equipment moves are expected to begin in Q3 2017 and be completed by the end of 2017. "

[paolo.oliva2]

Originariamente inviato da Piedone1113

Anche gli Intel si possono overcloccare.
Avere 3.6-3.8 in 95w puo significa 2 cose:
O il silicio non digerisce un tot di watt per mm2 (intorno a 0.6 w per mm2) quindi l'8 core Non va oltre i 95w ma 4 die possono essere impacchettati perché è solo questione di dissapazione.

AMD in 95w raggiunge frequenze da essere leggermente superiore ad Intel e conserva frequenza di scorta per rispondere ad Intel avendo altri 25 30 w disponibili ( ma non è detto che 30w ti permettano di andare oltre i 400mhz dai 95w )

Sinceramente è il dubbio che ho avuto sin dall'inizio, quello che il 14nm scali bene in TDP/frequenza fino ad un certo punto e poi si ingrippa, anche se 65W per un X4 rappresenterebbero un TDP/core superiore rispetto a 95W/X8, considerando che NB/SB/MC arrivi a 30W.

Ci può essere un collegamento tra mobo AM4 non ancora definitive e sviluppo Zen lato silicio? Perchè mi pare ovvio che il socket AM4 deve riuscire a sfruttare Zen e 14nm al massimo.
Avrebbe del ridicolo... con BD hai i denti ma non il pane, con Zen hai il pane e non i denti?
Ipotizzando un blocco del silicio oltre i 7/8W a core, la strada maestra per aumentare la potenza in connubio all'efficienza è quella di aumentare i core.
Le mobo AM4 supportano si BR, ma direi che palesemente sono fatte per Zen, quindi finchè Zen non è ben definito come TDP/numero di core, a sua volta le mobo AM4 non possono essere definitive.

Del socket AM4 si sa che ha un tot di piedini, un totale di più rispetto all'AM3 ma sostanzialmente simile rispetto all'FM per gli APU.

Io non ci capisco una mazza di socket, il che può portarmi a sparare stronzate .
L'NB pilota la VGA, l'SB pilota l'I/O (HD, USB, ecc.). Se un socket per APU ha un numero ben più elevato di piedini rispetto ad un socket per CPU "normale", non credo sia per interfacciare il procio all'NB, in quanto è all'interno del procio, quanto per interfacciare l'iGPU alla DDR di sistema.

Se questo fosse vero (perchè non lo so ), ipoteticamente si potrebbe pensare che il socket AM4 possa avere un max di core a seconda se si monti un APU o un X86? Cioè... se ci monto un Zen X8 APU, allora ci posso montare un Zen X16 X86, perchè l'indirizzamento alla DDR del sistema da parte dell'iGPU in un APU la si potrebbe utilizzare con un secondo MC se il procio fosse solamente X86.

Troppa fantasia?

[paolo.oliva2]

Originariamente inviato da Mister D

Qualcuno qua sta andando in overbo... pardon in overclock
Dai Paolo frena un po' che se no fino a dicembre è dura

E' divertente fare previsioni... perchè cercare di capire le soluzioni di AMD nel connubio Zen e 14nm, è già la prima strada per capire come sarà la procedura di overcloccare Zen.
Il fatto di 95W massimi per un X8 non è che sia una gran cosa lato OC, seppur lato CPU def è più che ottima, visto che sarebbe una porta spalancata ad un X12.
Ma il tutto porta a situazioni ben differenti. Ad esempio... un 6850K lo puoi occare superando in prestazioni un 6950X, perchè con +25% di frequenza puoi annullare la differenza di -25% di core. Teorizzando un Zen X8 e un Zen X12, questo sarebbe praticamente impossibile, perchè l'X8 avrebbe il -50% di core vs un teorico Zen X12, e dubito che si possa occare del 50%.
E questo apre spazio a fantasie commerciali, tipo Zen X8 prezzo basso e Zen X12, più performante del 6950X, ad un prezzo ben più alto. E i quesiti... ma il socket AM4 regge >X8?

[paolo.oliva2]

Per chi ancora dubita che non sia Zen il rialzo di AMD in borsa.
http://www.pcgameshardware.de/AMD-Ze...Aktie-1205371/

Nel giro di un anno, le azioni hanno guadagnato circa 320 per cento del suo valore. Solo questa settimana AMD è stata in grado di vincere 13,8 per cento - probabilmente a causa della presentazione Zen successo.

http://www.mobipicker.com/amd-zen-8-...umbers-leaked/
Ma si riesce a capire qualche cosa sulla data di Zen?
Quest'articolo sembra più dettagliato di precedenti e riporta ottobre 2016.

[george_p]

Originariamente inviato da tmx

http://www.amd.com/en-us/press-relea...2016aug19.aspx

AMD sposta gli HQ in una nuova location piu' spaziosa dall'anno prossimo, Santa Clara Square.
www.santaclarasquare.com

"Located less than two miles south of AMD’s current location, the new headquarters will keep AMD close to key customers, partners, and public transportation options. Employee and equipment moves are expected to begin in Q3 2017 and be completed by the end of 2017. "

Nooo, non sarà più l'azienda di sunnyvale!!! Come si distinguerà dalla Santa Clara?

Originariamente inviato da paolo.oliva2

Per chi ancora dubita che non sia Zen il rialzo di AMD in borsa.
http://www.pcgameshardware.de/AMD-Ze...Aktie-1205371/

Nel giro di un anno, le azioni hanno guadagnato circa 320 per cento del suo valore. Solo questa settimana AMD è stata in grado di vincere 13,8 per cento - probabilmente a causa della presentazione Zen successo.

http://www.mobipicker.com/amd-zen-8-...umbers-leaked/
Ma si riesce a capire qualche cosa sulla data di Zen?
Quest'articolo sembra più dettagliato di precedenti e riporta ottobre 2016.

Si, infatti sono molti mesi che le sue azioni salgono e salgono e salgono ...ancora.

[Piedone1113]

Originariamente inviato da paolo.oliva2

Sinceramente è il dubbio che ho avuto sin dall'inizio, quello che il 14nm scali bene in TDP/frequenza fino ad un certo punto e poi si ingrippa, anche se 65W per un X4 rappresenterebbero un TDP/core superiore rispetto a 95W/X8, considerando che NB/SB/MC arrivi a 30W.

Ci può essere un collegamento tra mobo AM4 non ancora definitive e sviluppo Zen lato silicio? Perchè mi pare ovvio che il socket AM4 deve riuscire a sfruttare Zen e 14nm al massimo.
Avrebbe del ridicolo... con BD hai i denti ma non il pane, con Zen hai il pane e non i denti?
Ipotizzando un blocco del silicio oltre i 7/8W a core, la strada maestra per aumentare la potenza in connubio all'efficienza è quella di aumentare i core.
Le mobo AM4 supportano si BR, ma direi che palesemente sono fatte per Zen, quindi finchè Zen non è ben definito come TDP/numero di core, a sua volta le mobo AM4 non possono essere definitive.

Del socket AM4 si sa che ha un tot di piedini, un totale di più rispetto all'AM3 ma sostanzialmente simile rispetto all'FM per gli APU.

Io non ci capisco una mazza di socket, il che può portarmi a sparare stronzate .
L'NB pilota la VGA, l'SB pilota l'I/O (HD, USB, ecc.). Se un socket per APU ha un numero ben più elevato di piedini rispetto ad un socket per CPU "normale", non credo sia per interfacciare il procio all'NB, in quanto è all'interno del procio, quanto per interfacciare l'iGPU alla DDR di sistema.

Se questo fosse vero (perchè non lo so ), ipoteticamente si potrebbe pensare che il socket AM4 possa avere un max di core a seconda se si monti un APU o un X86? Cioè... se ci monto un Zen X8 APU, allora ci posso montare un Zen X16 X86, perchè l'indirizzamento alla DDR del sistema da parte dell'iGPU in un APU la si potrebbe utilizzare con un secondo MC se il procio fosse solamente X86.

Troppa fantasia?

Paolo quello che ipotizzo potrebbe essere dovuto esclusivamente alle proprietà fisiche del silicio.
Poi non puoi dire a priori tot W a core perchè in una cpu ci sono diversi tipi di transistor che hanno un consumo diverso tra loro e potresti ritrovarti con un'area che consuma 10w, ed un'altra adiecente con medesima dimensione che ne consuma 2,5.
Per il discorso pin e socket:
Se zen ha 40 linee pce dimezzando le linee pce in APU (ti ricordi la mia teoria del doppio NB che potrebbe essere parte integrante del modulo?) potrebbero essere 20 ed i pin inutilizzati dal'NB mancante usate per pilotare l'uscita video.

[george_p]

Originariamente inviato da Bivvoz

Mi immagino deathroma con una catenazza da rapper d'oro massiccio che si sventola con mazzette di banconote circondato da delle figone in bikini

Ha investito bene immagino

[Radeon80]

https://www.computerbase.de/2016-08/...n-architektur/

Nuove info sull'architettura di Zen.

[capitan_crasy]

Originariamente inviato da Radeon80

https://www.computerbase.de/2016-08/...n-architektur/.

[bjt2]

Originariamente inviato da Radeon80

https://www.computerbase.de/2016-08/...n-architektur/

Nuove info sull'architettura di Zen.

Ottimo, grazie!

Analizziamo le immagini (perchè del tedesco non capisco nulla... Se qualcuno vuole, può vedere se c'è scritto qualcosa in più di quello che dirò... )

(se non si vedono le immagini, seguite il link di sopra e le vedrete in ordine)



Qui niente di nuovo: +40% IPC e range di potenze assorbite (immagino per core) che va da jaguar a poco meno di excavator. Come riportato più volte, Zen è un core tuttofare, che parte da meno di un w a core (quindi SoC per tablet o addirittura cellulari fattibili) e arriva a poco meno di excavator. Questo è ragionevole per 3 motivi:
1) Zen arriva a 8 core, quindi è logico che non si arrivi alla potenza max per core
2) Zen è sul 14nm, che consuma di meno, quindi è ragionevole pensare che si arrivi comunque più o meno alla stessa frequenza di excavator, anche se polaris ha avuto un +20% di frequenza E -50% di potenza, quindi c'è speranza per avere anche un incremento di frequenza
3) Il 14nm è un processo denso, poi loro ne usano la versione più densa. La densità di potenza per area non si può incrementare molto, altrimenti non riesci a dissipare



Questa è la slide più succosa e pregna di informazioni! Punto per punto:
- Two threads per core: lo sapevamo già... Ma ora è confermato: SMT2
- Branch misprediction improved: questo può essere dovuto a pipeline più corte (e quindi avremo un clock relativamente più basso) oppure al checkpointing... Speriamo la seconda...
- 2 BTB per entry: questo deve essere un brevetto di AMD. Mi sembra una cosa stranissima, comunque tu is megl che uan...
- Large op cache: vabeh, ma quanto?
- Wider uop dispatch 6 vs 4. Questo da solo può aumentare del 50% le prestazioni
- larger instruction scheduler: vabeh, questo aiuta con 2 thread per ordinare meglio le istruzioni
- Larger retire: 8 vs 4. QUESTO E' IMPORTANTISSIMO! Questo da solo può raddoppiare le prestazioni sui due thread. Con questo, l'SMT può veramente guadagnare come il CMT in casi fortunati e sicuramente più del 25-30% in media
- Quad issue FPU: questo ci conferma la PUTEEEEENZA della FPU. (era 3 in BD, mi pare)
- Larger retire queue: anche qui aiuta nell'SMT
- Larger load e store queue: migliore riordinamento delle istruzioni e aiuta nell'SMT
- Writeback l1 cache: è meglio di quella di BD
- faster L3 e L3: vabeh
- Faster load to FPU: 7 vs 9. Questo può essere dovuto al fatto che non è più CMT e quindi non si devono più sincronizzare e arbitrare i due core int
- better l1 e l2 prefetch: vabeh.
- Close to l1 & l2 bw: sulla L1 non vedo come si raddoppi, perchè il bus è lo stesso (forse bus a 256 bit? ma non mi pare). Sulla L2 può darsi che il bus sia raddoppiato, magari era 16+16bytes in BD. Ma close to 2x può voler dire che il clock non è superiore...
- L3 BW 5x: anche qui 4x bus e +25% frequenza
- Aggressive clock gating: ok
- Stack engine: probabilmente non si usano le AGU per lo stack, quindi anche miglioramenti delle prestazioni
- Move elimination: non si usano le ALU per i MOVE
- Power focus: si sono sbattuti sul risparmio energetico fin dal principio
- Low power methodologies: ok



- Core complex da 4 core
- L3 16 vie, 8MB, esclusiva sulla L2... Quindi tutti i rimuginamenti sul risparmio energetico vanno a farsi friggere: la cache è esclusiva e si somma. Ma questo vuol dire anche che pure 1MB di l3 per core migliora le prestazioni.
- L3 fatta di 4 fette, accedute in interleave sui bit bassi dell'indirizzo: un po' come l'interleaving su un controller RAM quad channel
- Ogni core accede alla L3 con la stessa latenza media. Qui c'è il riferimento velato a INTEL, dove con la sua architettura a ring, i core lontani devono aspettare di più...




Ecco... Questo è tutto...

[Piedone1113]

Originariamente inviato da Veradun

Quindi è effettivamente confermato che la L3 è "per blocco di 4 core" e non "per CPU" come mi pare Anand avesse ipotizzato

Adesso bisogna vedere se l'nb e il mmc facciano parte del modulo o meno

[bjt2]

Originariamente inviato da capitan_crasy

img]http://i.imgur.com/KZdUFQkh.png[/img]
img]http://i.imgur.com/3cldh4sh.png[/img]
img]http://i.imgur.com/FbSsRAPh.png[/img]
img]http://i.imgur.com/zUgapc5h.png[/img]
img]http://i.imgur.com/kIZ7cS8h.png[/img]
img]http://i.imgur.com/mKXmSUOh.png[/img]
img]http://i.imgur.com/MvhkULCh.png[/img]
img]http://i.imgur.com/8RzqBGth.png[/img]
img]http://i.imgur.com/OhzHq7Jh.png[/img]
img]http://i.imgur.com/dKepBd7h.png[/img]
img]http://i.imgur.com/slSToxFh.png[/img]

Ma quale tutto... Appena ho tempo le commento a una a una...

[leoneazzurro]

Originariamente inviato da gridracedriver

fare male con tutto questo popò di roba mi pare difficile.
non ho capito la L2 è esclusiva o inclusiva?

io ho capito che L2 è inclusiva e la L3 esclusiva.

la L2 é inclusiva e la L3 "quasi esclusiva" (parole AMD, eh!)

[leoneazzurro]

@Bjt2: per quanto riguarda la BW con L1 e L2, il guadagno di 2x può essere semplicemente spiegato col fatto che adesso la cache L1 e L2 sono asservite al singolo core, mentre con Excavator erano condivise tra due "core". In ogni caso Zen ha un bus da 256 bit tra L2 e L1-Dati più un bus da 256 bit tra l2 e L1-istruzioni. Il bus tra L3 e ogni cache L2 è sempre da 256 bit.

[Free Gordon]

Originariamente inviato da george_p

Nooo, non sarà più l'azienda di sunnyvale!!! Come si distinguerà dalla Santa Clara?

Cacchio questa è storica!!!

[Free Gordon]

Originariamente inviato da gridracedriver

fare male con tutto questo popò di roba mi pare difficile.
non ho capito la L2 è esclusiva o inclusiva?
io ho capito che L2 è inclusiva e la L3 esclusiva.

Questo, lo chiedo da ignorante, non è un notevole passo avanti rispetto a BD?

[leoneazzurro]

Originariamente inviato da Veradun

Che vorrebbe dire?

L'unica cosa che mi viene in mente è che ogni complex abbia un accesso alla L3 del complex a fianco, per cui una L3 inclusiva diventa di fatto esclusiva nel caso di "accesso laterale". Però non mi sembra una spiegazione molto sensata.

Buona domanda. Potrebbe essere che la L3 si comporta in genere da esclusiva, ma potrebbe avere degli algoritmi per il prefetching che la portano ad avere in determinate situazioni dei duplicati dei dati/istruzioni della L2 (per aumenatere le prestazioni in alcune situazioni limite?). Le slides non rivelano questi dettagli, comunque.

[bjt2]

Originariamente inviato da Veradun

E ci dice anche che un 8c/16t avrà 16MB di L3, ma non condivisa fra i due "complex", che ne avranno a disposizione 8 ognuno (in media quindi 2MB a core).

Ora commento le varie immagini, ma ho visto che sia il bus tra l3 e l2, sia il bus tra le 2 l3 è 2x256 bit... Quindi, a differenza di intel, che con il ring bus e molti core può metterci più salti tra un core e l'altro, con Zen i salti sono al max 2...

[bjt2]

Originariamente inviato da leoneazzurro

@Bjt2: per quanto riguarda la BW con L1 e L2, il guadagno di 2x può essere semplicemente spiegato col fatto che adesso la cache L1 e L2 sono asservite al singolo core, mentre con Excavator erano condivise tra due "core". In ogni caso Zen ha un bus da 256 bit tra L2 e L1-Dati più un bus da 256 bit tra l2 e L1-istruzioni. Il bus tra L3 e ogni cache L2 è sempre da 256 bit.

Da quello che ho capito il bus tra l3 e l2 è 2x256 bit: uno all'andata e uno al ritorno... Sul 2x... Credo tu abbia ragione... Solo la L1 dati è per "core" su BD. La L2 e la L1 istruzioni è condivisa. E forse il "quasi" 2x è proprio dovuta al fatto che le L1 dati sono comunque separate su BD, quindi la banda L1 totale non può raddoppiare... Io ancora ci spero in clock di Zen più elevati di XV...