[Thread Ufficiale] Aspettando ZEN

[bjt2]

Originariamente inviato da Ren

Con un ballout di 5000pin per modulo (connessi e non), qualcosa finirà per forza nel socket o mi sbaglio ?

Per dire che credo non sia facile riciclare il socket AM4 per una versione HBM multi modulo. Con socket apposito ovviamente no problem.

Al massimo le alimentazioni... I disegni schematici che vedi, con alcuni pin che vanno al socket e alcuni alla GPU, sono indicativi... Tutte le transazioni verso la memoria degli altri dispositivi passano comunque per il NB che è integrato nella CPU...

[tuttodigitale]

Originariamente inviato da Ren

La dimensione della cache mi sembra sottostimata, se consideriamo tag,bus etc...

perchè ti risultano che i bus non subiscono una riduzione? Dico sul serio.

Mentre la riduzione della singola cella, proviene direttamente da Samsung...Da considerare il valore più alto, quello che fa riferimento alle cache 6T ad alte prestazioni..ovviamente non ho nessuna certezza.

Originariamente inviato da Ren

Considerando che ogni modulo HBM2 occupa 96mm2, sono dubbioso che entrino 32core...

Se non fossi stato chiaro, sono dubbioso anch'io.
Se esce un altro rumors inizio a crederci. (ma mi pare che non abbia trovato seguito oltre a quella slide...)

Originariamente inviato da Ren

ps. non fare il fan ,

in effetti sembro un fan di Intel, a forza di dire che non abbiamo ancora visto niente dei 14nm... dovrei essere bannato per questo

Originariamente inviato da Ren

tanto se intel viene bastonata siamo tutti contenti, soprattutto il mio portafoglio

fino adesso mi sono limitato a dire che AMD bastonerà solo i prodotti attualmente in commercio...ma si, AMD bastonerà Intel..

PS sul portafoglio, la scimmia potrebbe prendere il sopravvento con un FX degno di questo nome (correva l'anno 2003...), non ci conterei.

Originariamente inviato da Ren

Con un ballout di 5000pin per modulo (connessi e non), qualcosa finirà per forza nel socket o mi sbaglio ?

Per dire che credo non sia facile riciclare il socket AM4 per una versione HBM multi modulo. Con socket apposito ovviamente no problem.

Ancora non è uscito AM4, e già vuoi riciclarlo?
Certamente si saranno posti il problema (spero)...

[Ren]

Originariamente inviato da tuttodigitale

perchè ti risultano che i bus non subiscono una riduzione? Dico sul serio.

Mentre la riduzione della singola cella, proviene direttamente da Samsung...Da considerare il valore più alto, quello che fa riferimento alle cache 6T ad alte prestazioni..ovviamente non ho nessuna certezza.

Ovvio che scalano, ma i numeri del menga delle SRAM TEST ricercano la densità assoluta, cosa ben diversa dalle cache di una CPU.
I MB al mm2 delle sram test sono sempre troppo ottimistici...

Originariamente inviato da tuttodigitale

Ancora non è uscito AM4, e già vuoi riciclarlo?
Certamente si saranno posti il problema (spero)...

Scusatemi se dubito(mica di poco), ma sto AM4 può montare di tutto(BR,Zen,HBM), a momenti pure il mio tostapane...

[tuttodigitale]

Originariamente inviato da Ren

Ovvio che scalano, ma i numeri del menga delle SRAM TEST ricercano la densità assoluta, cosa ben diversa dalle cache di una CPU.
I MB al mm2 delle sram test sono sempre troppo ottimistici...

non è densità assoluta, tanto è vero che per raggiungere determinati obiettivi di frequenza la stessa Samsung propone un disegno 6T, con 10 finfet e in quel caso ha stimato uno scaling del 2x sui 28nm...

se non scalano neppure di un fattore 2 rispetto ai 32nm, possono anche chiudere....

E stiamo parlando di L3, che gira a 2-3GHz, al MASSIMO... Sulla L2, è già diverso...e sarà già tanto avere lo scaling del 50%. E saranno, imho, proprio le cache di primissimo livello a farne maggiormente le spese, soprattutto se vorranno ottenere una frequenza di funzionamento alta..

Ma sulla l3, NON DEVONO ESSERCI PROBLEMI. Sarebbero davvero c@zz. amari.

[Ren]

Originariamente inviato da tuttodigitale

non è densità assoluta, tanto è vero che per raggiungere determinati obiettivi di frequenza la stessa Samsung propone un disegno 6T, con 10 finfet e in quel caso ha stimato uno scaling del 2x sui 28nm...

se non scalano neppure di un fattore 2 rispetto ai 32nm, possono anche chiudere....

E stiamo parlando di L3, che gira a 2-3GHz, al MASSIMO... Sulla L2, è già diverso...e sarà già tanto avere lo scaling del 50%. E saranno, imho, proprio le cache di primissimo livello a farne maggiormente le spese, soprattutto se vorranno ottenere una frequenza di funzionamento alta..

Ma sulla l3, NON DEVONO ESSERCI PROBLEMI. Sarebbero davvero c@zz. amari.

In breve e chiudo , non puoi spiattellare i numeri delle sram test come previsioni di densità per una CPU cache.

[tuttodigitale]

Originariamente inviato da Ren

In breve e chiudo , non puoi spiattellare i numeri delle sram test come previsioni di densità per una CPU cache.

la sram viene testata alla frequenza target, anche per assaggiare le bontà del silicio e/o trovare soluzioni, silicio o architetturali, per raggiungere determinate prestazioni..
sennò pare che la SRAM, la costruiscano per diletto...invece è di quanto più attendibile (il che non vuol dire che sia attendibile)...poi non ho nessuna veggenza.
I dati scarseggiano...ma comunque i rumors danno la densità dei transistor superiore di 2,5x per la GPU Polaris....in linea con la densità stimata per le SRAM ad altà densità...

[Free Gordon]

Però...ci avete pensato?

Perchè "Zen"?

Che cosa vogliono dirci i progettisti AMD con un nome simile?

Faccio il mio pronostico:
Zen sarà un'architettura estremamente equilibrata che trasformerà cose paradossali...o apparentemente impossibili...in cose ovvie e reali.

[Ren]

Originariamente inviato da tuttodigitale

la sram viene testata alla frequenza target, anche per assaggiare le bontà del silicio e/o trovare soluzioni, silicio o architetturali, per raggiungere determinate prestazioni..
sennò pare che la SRAM, la costruiscano per diletto...invece è di quanto più attendibile (il che non vuol dire che sia attendibile)...poi non ho nessuna

Guarda stiamo dicendo la stessa cosa. Le SRAM test sono solo un metro di paragone tra processi produttivi, per determinare lo scaling.
Poi la densità delle cache (CPU) sarà per forza diversa.

[Ren]

Originariamente inviato da Free Gordon

Però...ci avete pensato?

Perchè "Zen"?

Si, Zen come la pazienza dei fan amd...

[paolo.oliva2]

Originariamente inviato da digieffe

non ho alcun dubbio che zen x8 possa girare a 4ghz, ma non certamente consumando 95w e probabilmente neanche 125/140w.

Secondo me... i 3GHz nei 95W per Zen X8 ci sono semplicemente perchè AMD a suo tempo aveva dichiarato di aver raggiunto le aspettative e nel contempo GF parlava di un range da 3-4GHz.

Quello che mi lascia i dubbi, è che da quanto dichiarato, Zen avrebbe un IPC inferiore all'ultima architettura di Intel, ma non così inferiore da rendere necessario per AMD arrivare a proporre proci con un +50% di core rispetto alle soluzioni Intel, anche perchè difficilmente un X32 Zen avrebbe un clock inferiore rispetto al top Intel...

Sicuramente Zen non si occherà quanto un 8350... ma non penso che si occherà di meno di un 5960X o X6 I7...
La frequenza def di Zen è indubbiamente un terno al lorro (io proporrei 3,5GHz nel modello top), ma dubito che AMD rifaccia la stessa cavolata di BD, cioè frequenze turbo che non sfruttano il TDP disponibile. Per quanto possa essere negativo il PP di Zen, dubito che da 8 core a 3GHz (supponiamo) in 95W, un overvolt/overclock sulla metà dei core (X4 da X8) possa implicare uno sforamento del TDP.
Secondo me è proprio per questa ragione che dai 6 mesi (novembre 2015 --> maggio 2016) sembra plausibile più settembre/ottobre 2016 (quindi 10-11 mesi), proprio per affinare il più possibile il silicio non tanto nella frequenza def quanto invece nella massima frequenza turbo.

P.S.
Visto e considerato che Zen X8 si porrebbe a diretto confronto con il socket 2011 e non con gli X4+4 Intel, mi sembra ovvio che dal punto di vista MT AMD di certo non fregherebbe una mazza se Zen avrebbe un clock di 2,8GHz o 3,5GHz (visto anche le voci di Zen > X8).
Il posizionamento commerciale se vogliamo sarebbe nelle mani di AMD, perchè fra grandezza die di Zen e voglia di recuperare percentuali di mercato, AMD potrebbe pure vendere Zen X8 a 200$.
e qui viene il paradosso... un Zen X8 vs i7 X6 darei per certo Zen X8 piu potente in MT e di sicuro non sfigurare in ST... quindi un Zen X8 a prezzo simile di un i7 X6 sarebbe preferibile... mentre piazzato come concorrente di un 6700K sarebbe un suicidio commerciale, nel senso che Intel dai 400$ attuali potrebbe portarlo ai 250$, ma schiacciare Zen sulla potenza ST.

Un Zen con la frequenza piu alta possibile in turbo direi che sia una cosa prioritaria, perche AMD lo potrebbe piazzare a piacere... nel senso di non perdere chissa che cosa da un 6700K ma nel contempo offrire piu forza bruta di un 5960X...

[bjt2]

Originariamente inviato da tuttodigitale

non è densità assoluta, tanto è vero che per raggiungere determinati obiettivi di frequenza la stessa Samsung propone un disegno 6T, con 10 finfet e in quel caso ha stimato uno scaling del 2x sui 28nm...

se non scalano neppure di un fattore 2 rispetto ai 32nm, possono anche chiudere....

E stiamo parlando di L3, che gira a 2-3GHz, al MASSIMO... Sulla L2, è già diverso...e sarà già tanto avere lo scaling del 50%. E saranno, imho, proprio le cache di primissimo livello a farne maggiormente le spese, soprattutto se vorranno ottenere una frequenza di funzionamento alta..

Ma sulla l3, NON DEVONO ESSERCI PROBLEMI. Sarebbero davvero c@zz. amari.

6T vuol dire 6 transistors... Se dici 10 finfet allora è 10T... E' 6T o 10T?

Originariamente inviato da Ren

In breve e chiudo , non puoi spiattellare i numeri delle sram test come previsioni di densità per una CPU cache.

La cache è SRAM pura con elettronica di contorno che fa il lookup ecc... Non credo che sia poi così diversa dalla cache finale... Ci saranno solo circuiti aggiuntivi...

[bjt2]

Originariamente inviato da paolo.oliva2

Secondo me... i 3GHz nei 95W per Zen X8 ci sono semplicemente perchè AMD a suo tempo aveva dichiarato di aver raggiunto le aspettative e nel contempo GF parlava di un range da 3-4GHz.

Quello che mi lascia i dubbi, è che da quanto dichiarato, Zen avrebbe un IPC inferiore all'ultima architettura di Intel, ma non così inferiore da rendere necessario per AMD arrivare a proporre proci con un +50% di core rispetto alle soluzioni Intel, anche perchè difficilmente un X32 Zen avrebbe un clock inferiore rispetto al top Intel...

Sicuramente Zen non si occherà quanto un 8350... ma non penso che si occherà di meno di un 5960X o X6 I7...
La frequenza def di Zen è indubbiamente un terno al lorro (io proporrei 3,5GHz nel modello top), ma dubito che AMD rifaccia la stessa cavolata di BD, cioè frequenze turbo che non sfruttano il TDP disponibile. Per quanto possa essere negativo il PP di Zen, dubito che da 8 core a 3GHz (supponiamo) in 95W, un overvolt/overclock sulla metà dei core (X4 da X8) possa implicare uno sforamento del TDP.
Secondo me è proprio per questa ragione che dai 6 mesi (novembre 2015 --> maggio 2016) sembra plausibile più settembre/ottobre 2016 (quindi 10-11 mesi), proprio per affinare il più possibile il silicio non tanto nella frequenza def quanto invece nella massima frequenza turbo.

P.S.
Visto e considerato che Zen X8 si porrebbe a diretto confronto con il socket 2011 e non con gli X4+4 Intel, mi sembra ovvio che dal punto di vista MT AMD di certo non fregherebbe una mazza se Zen avrebbe un clock di 2,8GHz o 3,5GHz (visto anche le voci di Zen > X8).
Il posizionamento commerciale se vogliamo sarebbe nelle mani di AMD, perchè fra grandezza die di Zen e voglia di recuperare percentuali di mercato, AMD potrebbe pure vendere Zen X8 a 200$.
e qui viene il paradosso... un Zen X8 vs i7 X6 darei per certo Zen X8 piu potente in MT e di sicuro non sfigurare in ST... quindi un Zen X8 a prezzo simile di un i7 X6 sarebbe preferibile... mentre piazzato come concorrente di un 6700K sarebbe un suicidio commerciale, nel senso che Intel dai 400$ attuali potrebbe portarlo ai 250$, ma schiacciare Zen sulla potenza ST.

Un Zen con la frequenza piu alta possibile in turbo direi che sia una cosa prioritaria, perche AMD lo potrebbe piazzare a piacere... nel senso di non perdere chissa che cosa da un 6700K ma nel contempo offrire piu forza bruta di un 5960X...

Tutti dicono cose brutte del processo 28nm su cui è costruito BD... Il fatto che abbia un FO4 relativamente basso (ma non ovviamente al livello dei precotti) non significa che salga automaticamente. In turbo forse non si riesce a sfruttare tutto il TDP semplicemente perchè la frequenza non può andare oltre quella, pena il non funzionamento della CPU... Con i finfet, anche se avessero lasciato il FO4 invariato, e sembra che non sia così, si dovrebbero raggiungere frequenze superiori, quindi finalmente la limitante sarà solo il TDP. Basta CPU con frequenze 4GHz e 4.2 di turbo...

[digieffe]

Zen, tutto promette al meglio ma... non vorrei che poi finisse come l'ultima volta...

io mi accontenterei del 90% di IPC (vs BW) e 3ghz freq base con turbo fino a 4ghz, il che lo porterebbe a pari prestazioni dell'intel X6 (quello top da 3,6ghz)

[digieffe]

Originariamente inviato da gridracedriver

avesse il 90% dell'IPC di BW a 3ghz base andrebbe in MT più del 6 core e addirittura più del 8 core dato che lo scaling MT sarà al 99% superiore all'HT di Intel con i dati che abbiamo oggi su carta
Mediamente penso che l'SMT di AMD sarà come il primo BD, ~75%... non meno

dato che intel ha +30%, non è un po' tantino +75%

imho +40-45%sarà gia ottimo...

[nikolis]

sara un ottimo processore (vfm)

[Ren]

Originariamente inviato da bjt2

La cache è SRAM pura con elettronica di contorno che fa il lookup ecc... Non credo che sia poi così diversa dalla cache finale... Ci saranno solo circuiti aggiuntivi...

Sono diversi per densità, se non ricordo male la L3 di intel occupa il triplo delle sramtest (MB/mm2).
Probabilmente nei test usano 4T sram e bus risicati...

[digieffe]

Originariamente inviato da gridracedriver

non capisco, ma perché bisogna paragonarlo o comunque assomigliare per forza a quello di Intel?

su carta, sembra tutt'altra cosa, se poi la base di partenza è XV...

ps. capisco che Mediamente suona un po' forte come affermazione ma anche quello Intel è considerato Mediamente il 30% quando in realtà non è così in casi particolari di codice quasi perfetto... certo, sono rari casi ma non vengono conteggiati

sulla carta... si se avessimo quella carta, purtroppo la maggior parte sono speculazioni
Il fatto che ha come base di partenza XV imho, purtroppo, non indica nulla a livello ht e se veramente dovesse avere dei guadagni del +75% dall'ht vuol dire che più che probabilmente ha delle grosse inefficienze (probabilmente al branch predictor e dintorni) che compensa con l'ht. inoltre mi sembra che il power (8?) Che trae molto vantaggio dall'ht sia vicino al +50% col solo secondo thread per core.
ipotizzando il 90%ndi ipc + il 75% di ht avremmo un throughput del. 157.5% a core, il che significa un throughput totale di 12.6 core intel a parità di frequenza...Nse a questo aggiungiamo presunte frequenze a 4ghz con tutti i core siamo al livello di un 20+ core intel...

Non voglio limitare l'entusiasmo ma solo rimanere realista

[paolo.oliva2]

Originariamente inviato da digieffe

sulla carta... si se avessimo quella carta, purtroppo la maggior parte sono speculazioni
Il fatto che ha come base di partenza XV imho, purtroppo, non indica nulla a livello ht e se veramente dovesse avere dei guadagni del +75% dall'ht vuol dire che più che probabilmente ha delle grosse inefficienze (probabilmente al branch predictor e dintorni) che compensa con l'ht. inoltre mi sembra che il power (8?) Che trae molto vantaggio dall'ht sia vicino al +50% col solo secondo thread per core.
ipotizzando il 90%ndi ipc + il 75% di ht avremmo un throughput del. 157.5% a core, il che significa un throughput totale di 12.6 core intel a parità di frequenza...Nse a questo aggiungiamo presunte frequenze a 4ghz con tutti i core siamo al livello di un 20+ core intel...

Non voglio limitare l'entusiasmo ma solo rimanere realista

Onestamente credo che Intel non abbia poi chissà quanto spinto la sua architettura (evoluzione), nel senso che in 10 anni è molto più quello che ha guadagnato prestazionalmente in ST e MT dal silicio che architetturalmente in IPC.
Quindi guardando al di fuori, non sarebbe manco fantascientifico che AMD possa raggiungere Intel, a patto che il silicio non seghi Zen.

Però come ho detto altre volte... vedi Intel... si è ancorata a X2+2 e X4 +4, anche se il silicio permetterebbe di più. I proci con 8 core e più, d'accordo che Intel li produce, ma è per guadagno tirato al massimo, quindi commercialmente mi pare lampante che Intel fa un calcolo di grandezza die unito al guadagno (ovvio, tutti fanno così).
Se Zen fosse così competitivo, credo sia più remunerativo un Zen X8 vs un 5960X proposto a metà prezzo, piuttosto che un Zen X16 (esempio) allo stesso prezzo.

[bjt2]

Originariamente inviato da digieffe

sulla carta... si se avessimo quella carta, purtroppo la maggior parte sono speculazioni
Il fatto che ha come base di partenza XV imho, purtroppo, non indica nulla a livello ht e se veramente dovesse avere dei guadagni del +75% dall'ht vuol dire che più che probabilmente ha delle grosse inefficienze (probabilmente al branch predictor e dintorni) che compensa con l'ht. inoltre mi sembra che il power (8?) Che trae molto vantaggio dall'ht sia vicino al +50% col solo secondo thread per core.
ipotizzando il 90%ndi ipc + il 75% di ht avremmo un throughput del. 157.5% a core, il che significa un throughput totale di 12.6 core intel a parità di frequenza...Nse a questo aggiungiamo presunte frequenze a 4ghz con tutti i core siamo al livello di un 20+ core intel...

Non voglio limitare l'entusiasmo ma solo rimanere realista

L'IPC medio di codice x86 non particolarmente demanding è 1.2-1.5 istruzioni per clock. Se è FPU intensive può superare 2 di poco. Se veramente è un 10 issue, 4 INT, 4 FP e 2 AGU, solo se entrambi i thread sono memory intensive si può avere un guadagno relativamente basso... Ricordo che esistono dei carichi così leggeri da avere un +80% persino con l'HT di INTEL...

Se vedi BD era dato a un +80% con, per modulo, 4 FPU a coda unica e 2 code da 2 ALU, contro 4 FPU a coda unica e 4 ALU a coda unica. Dalla teoria delle code (ricordi di ingegneria ) una coda da 4 serventi è meglio di 2 code da 2 serventi. L'unica incognita è che le AGU sono sempre 2... Perciò per codice poco memory intensive (diciamo meno di una istruzione su 3 e ce ne sono molti), si può avere anche più del primo BD... Però stiamo confrontando modulo versus core. E anche se i decoder sono solo 4 e non 2x4 come PD e XV, c'è comunque la cache L0 che dovrebbe mitigare il tutto...

[tuttodigitale]

Originariamente inviato da bjt2

6T vuol dire 6 transistors... Se dici 10 finfet allora è 10T... E' 6T o 10T?

come puoi vedere tu stesso ci sono elementi in più nella SRAM HC (high current). I famosi 10 finfet di cui parlavo...



PS Non ti fidi me?
Ho preso una slide che si riferisce ai 10nm, ma ti assicuro, che per i 14nm vale lo stesso.

Originariamente inviato da Ren

Guarda stiamo dicendo la stessa cosa. Le SRAM test sono solo un metro di paragone tra processi produttivi, per determinare lo scaling.
Poi la densità delle cache (CPU) sarà per forza diversa.

a questo punto credo che ci sia un equivoco..ho preso le misure della l3 di BD, e usato lo scaling tra le SRAM test a 28 e 14nm..

Comunque 32core potrebbe anche non entrarci, abbiamo lasciato fuori elementi ingombranti come il pci express, il nuovo bus che sostituisce HT, e i 4MC dual channel...
Senza calcoli più precisi, tuttavia non mi azzardo neppure nella esclusione.....


in generale se ZEN ha un FO4 <=17 (basso quindi), un ipc inferiore è del tutto giustificabile se le dimensioni di un core ZEN non saranno maggiori di quello di Skylake. (non è esatto, ma prendiamolo per una semi-verità)

L'uso del SMT con un Predizioni rami approssimativo compromette ulteriormente le prestazioni del primo thread. Infatti il secondo thread riduce le risorse come la cache l1-l2, ma soprattutto la l0, che non solo è piccolissima (4KB se non erro) ma contiene macro-ops, ovvero istuzioni che occupano decisamente più spazio delle equivalenti x86. Lo scaling massivo pertanto non sarebbe comunque assicurato...e comunque si perderebbe assai in efficienza, che poi è l'obiettivo principale quando si cerca di non tirare troppo la corda con la ricerca del massimo ILP. (dubito molto che il power7/8 abbiano un predittore rami pessimo)

Ho le mie perplessità sulle 2 Agu, e quindi sullo scaling..secondo me un +50% MEDIO è il massimo che si può ambire (e non è poco).