[Thread Ufficiale] CPU serie FX: AMD Bulldozer/Piledriver - Aspettando Steamroller

[digieffe]

Originariamente inviato da shellx

Io sono riuscito a trovare questa roba soltanto facendo una ricerca, non so c'è cio che vi serve:

1. http://www.hwupgrade.it/forum/showth...M#post34526280
2. http://www.hwupgrade.it/forum/showth...M#post36134459
3. http://www.hwupgrade.it/forum/showth...M#post36125142
4. http://www.hwupgrade.it/forum/showth...M#post36125128
5. http://www.hwupgrade.it/forum/showth...M#post36191091
6. http://www.hwupgrade.it/forum/showth...M#post33469891
7. http://www.hwupgrade.it/forum/showth...M#post32942349

Ciao Shellx,
erano dei grafici con 2 linee che si intersecavano:
uno con Performance e watt, l'altro con FO4 e ... ?

ed il post riportava qualcosa del tipo: "ecco finalmente i grafici di ciò che si sta discutendo"

[shellx]

Lo ricordo anchio, manonriesco a trovarlo, sto provando n.mila parole chiavi.


Comunque una cosa è certa, se ibm pensa che pipeline a 17 stadi siano il migliore compromesso, mi domando perchè lei è passata da pl a 14 stadi sul pw6 a pl a 20 stadi sul pw7.

[digieffe]

Originariamente inviato da shellx

Lo ricordo anchio, manonriesco a trovarlo, sto provando n.mila parole chiavi.


Comunque una cosa è certa, se ibm pensa che pipeline a 17 stadi siano il migliore compromesso, mi domando perchè lei è passata da pl a 14 stadi sul pw6 a pl a 20 stadi sul pw7.

sto cercando anche dall'esterno (google)

ricordo che sull'asse orizzontale c'era l'fo4 (da 30 a 10 circa)

nel primo grafico c'erano 2 linee una che indicava il consumo che andava a salire con la diminuizione del fo4 ed una che indicava le performance che andava a diminuire con la diminuizione dell'fo4

il secondo grafico non lo ricordo affatto

[digieffe]

fatto sta che nel post era scritto solo qualcosa tipo:

ecco gli agonati grafici - oppure - questi sono i grafici di cui si sta parlando.

non credo ci fosse scritto "FO4" o altro che possa indicare cosa ci fosse nel post...


forse sarebbe più semplice cercare la fonte originale... (cosa che ho provato ma senza risultati: es "FO4" paper/ibm/research)

[paolo.oliva2]

Originariamente inviato da digieffe

...sicuramente dal silicio
col senno di poi (questi mesi trascorsi) però anche l'architettura la vedo lacunosa...
ricordiamoci l'articolo di charlie di SA "i 100 piccoli tagli fatti" nel quale si parlava di tante (~100) microperdite di ipc...
ed anche le promesse di J. Freue: in mt un modulo sarà 100+80 ossia 2 thread vanno al 90% del max teorico del modulo, di fatto non è vera perché fatto salvo qualche applicazione, siamo tra il 72% e l' 80%...

Ma infatti, è tutta qui la questione, perchè per capire se BD sia o meno competitivo, bisogna quantificare quanto margine disponibie ad incrementi si possa avere sia su carta che sul reale.

Come riporti tu, se rispetto al 90% su carta ci si ferma al 72%/80%, è presumibile sia per problemi di gioventù, infatti Piledriver/Vishera miglioreranno l'IPC. Ma è chiaro che se il 90% fosse il massimo teorico, comunque l'IPC di BD non potrebbe mai superarlo se non con interventi profondi all'architettura.

Pero', potenzialmente il modulo BD necessiterebbe del 10% in più di frequenza operativa per uguagliare 2 core Phenom II, cosa fattibilissima visto che questo margine è già ottenuto ora nonostante il PP del 32nm, e che comunque questa perdita di performances core to core è dovuta al CMT, il quale comunque riesce a "compensare" con un 25% in più di core a parità di transistor, quindi nell'MT si dovrebbe comunque arrivare ad un vantaggio.

Quindi BD potenzialmente potrebbe/dovrebbe comunque offrire più potenza anche con i margini risicati di frequenza concessi attualmente dal PP 32nm.

In poche parole... lato IPC BD potrebbe incrementare al massimo del 15% (tornando al tuo discorso IPC 8150 rispetto alle aspettative), lato clock un 3,9GHz incrementerebbe dell'8,33%, un 4,2GHz oltre il 16%. Questi valori, uniti, per me rappresenterebbero un margine oscillabile da un +10% a oltre +25% anche senza un 32nm "divino".

Secondo me BD sarebbe già competitivo con un incremento del 20% complessivo sull'8150. Dipende quanto potrà offrire in IPC/Frequenza Vishera... se ci si fermerà al 10%, oppure al 15%... oppure un miracolo suerando addirittura il +20%... Quindi trovo un po' restrittivo giudicare BD sulle basi dell'8150 quando si sa già per scontato che un Vishera comunque aumenterebbe le performances...

[Mister D]

Ecco a voi:
http://www.hwupgrade.it/forum/showth...4#post36215156


P.s. mi ricordavo bene che fosse stato Ren a postarlo.

[Mister D]

Originariamente inviato da shellx

cut...

Comunque una cosa è certa, se ibm pensa che pipeline a 17 stadi siano il migliore compromesso, mi domando perchè lei è passata da pl a 14 stadi sul pw6 a pl a 20 stadi sul pw7.

Guarda che stai confondendo il FO4* con il numero di stadi di una pipeline. Il power 7 ha FO4 17 e quello che ha sempre ripetuto bjt2 è che, nonostante la maggiore complessità e il processo produttivo a 45 nm, sono riusciti a raggiungere 4,25GHz anche se a TDP notevolmente più alto. Le premesse di GF erano ben altre per il 32 SOI e unite ad un FO4 più basso avrebbero dovuto permettere ben altre frequenze. Ma tu, se non sbaglio, sei d'accordo con questo Mi fai morire dal ridere quando paragoni questo pp con una latrina vietnamita, con rispetto parlando per la latrina vietnamita. eh eh. Si scherza ovviamente

* Un indice della complessità di una pipeline è il FO4, che indica quanto è il ritardo normalizzato di uno stadio di pipeline. Maggiore è questo numero, più complesso (e lento) è lo stadio della pipeline, e auspicabilmente meno stadi di pipeline sono necessari per implementare una data architettura.
da http://www.xtremehardware.it/recensi...01110125855/1/ by bjt2

[mack.gar]

http://www.sunherald.com/2012/02/20/...announces.html

non so se è già stato postato ma è piuttosto interessante. sarei curioso di vedere come è realizzato. Chissa come si comporta al variare della frequenza di clock...

[digieffe]

Originariamente inviato da Mister D

Ecco a voi:
http://www.hwupgrade.it/forum/showth...4#post36215156


P.s. mi ricordavo bene che fosse stato Ren a postarlo.

Grazie

e pensare che l'ho pure passato in rassegna con la ricerca interna del forum, in modalità visualizza messaggio, solo che li fa vedere le prime 2 righe... non l'ho aperto perché come già scritto ricordavo l'incipit diverso... :\

[digieffe]

Originariamente inviato da mack.gar

http://www.sunherald.com/2012/02/20/...announces.html

non so se è già stato postato ma è piuttosto interessante. sarei curioso di vedere come è realizzato. Chissa come si comporta al variare della frequenza di clock...

Non è stato postato

riduzione del consumo fino al 25% in piledriver che per BD è proprio necessario...

qualche ing. può spiegarlo in parole semplici ai comuni mortali?

[capitan_crasy]

Originariamente inviato da mack.gar

http://www.sunherald.com/2012/02/20/...announces.html

non so se è già stato postato ma è piuttosto interessante. sarei curioso di vedere come è realizzato. Chissa come si comporta al variare della frequenza di clock...

Grazie per la segnalazione

"AMD’s 4+ GHz x86-64 core code-named “Piledriver” employs resonant clocking to reduce clock distribution power up to 24% while maintaining the low clock-skew target required by high-performance processors."

Parla liberamente di Piledriver con più di 4.00Ghz : ho già contattato il buon bjt2 per una spiegazione più approfondita...

[dav1deser]

Da wikipedia la spiegazione del meccanismo di base:

Originariamente inviato da Wikipedia

In un circuito a corrente alternata, la risonanza elettrica è un fenomeno stazionario che si manifesta ad una frequenza f0 in cui la reattanza capacitiva 1/ωC e la reattanza induttiva ωL sono di uguale modulo, costringendo l'energia ad oscillare tra il campo magnetico di una induttanza ed il campo elettrico di un condensatore. La risonanza si instaura allorché, considerando un circuito chiuso e senza perdite, il campo magnetico presente nell'induttanza genera, per via del suo naturale decadimento, una corrente elettrica autoindotta nel proprio avvolgimento che, scorrendo attraverso il circuito chiuso, carica il condensatore; a sua volta il condensatore, scaricandosi, fornisce la corrente elettrica che, attraverso l'avvolgimento dell'induttore, rigenera il campo magnetico iniziale nello stesso: ripetendosi indefinitamente tale processo, si assiste all'instaurarsi del fenomeno della risonanza. Il pendolo meccanico ne è una analogia.

Il condensatore è il clock mesh, l'induttore è il Cyclos inductor.

[The3DProgrammer]

Originariamente inviato da capitan_crasy

Grazie per la segnalazione

"AMD’s 4+ GHz x86-64 core code-named “Piledriver” employs resonant clocking to reduce clock distribution power up to 24% while maintaining the low clock-skew target required by high-performance processors."

Parla liberamente di Piledriver con più di 4.00Ghz : ho già contattato il buon bjt2 per una spiegazione più approfondita...

ci provo io, bjt ovviamente puo' correggere/integrare/sostituire tutto () dove ritiene piu' opportuno.

In ogni circuito integrato sincrono e' necessario distribuire il segnale di clock tra le varie componenti. Per diffondere il segnale di clock si usa una rete di distribuzione. Ora non ricordo bene, in generale se non sbaglio si possono distinguere 2 varianti (o una e' il sottotipo dell'altra, ma credo valga la prima opzione):

- Clock tree (si distribuisce il clock mediante una rete di distribuzione ad albero)

- Clock mesh (si usa una rete uniforme lungo tutto il chip che distribuisce il clock, ogni unita' fisica e' collegata alla rete).

Il processo di sintesi della rete di distribuzione del clock e' molto complesso e bisogna affrontare numerose problematiche (tra le quali il consumo della rete e il cosidetto clock skew, cioe' il ritardo che si puo' verificare in un dato istante tra la sorgente del segnale di clock e un qualsiasi punto del circuito, o meglio ancora la differenza di tempo che passa tra l'arrivo del segnale di clock in due componenti differenti).
A quanto pare piledriver rispetto a zambesi include questa tecnologia sviluppata da terzi che contribuisce a ridurre il consumo della clock mesh (non so quantificare quanto una clock mesh possa consumare quindi effettivamente non so quanto possa essere il guadagno in termini assoluti)

EDIT: Qua parla di una riduzione del 10% solo grazie a questa tecnologia:

Cyclos resonant clock mesh technology employs on-chip inductors to create an electric pendulum, or “tank circuit”, formed by the large capacitance of the clock mesh in parallel with the Cyclos inductors. The Cyclos inductors and clock control circuits “recycle” the clock power instead of dissipating it on every clock cycle like in a clock tree implementation, which results in a reduction in total IC power consumption of up to 10%.

[bjt2]

Originariamente inviato da capitan_crasy

Ciao:
E' apparso questo annuncio ufficiale da parte di Cyclos dove dicono che AMD ha integrato la loro tecnologia "Resonant Clock Mesh" su piledriver...
Ora dicono che le CPU/APU Piledriver con frequenza di più di 4.00Ghz "to reduce clock distribution power up to 24% while maintaining the low clock-skew target required by high-performance processors".
Non riesco bene a capire cosa sia questa tecnologia e come funziona, se per cortesia, quando hai tempo, prova a darci un occhiata...
Clicca qui...

Molto interessante questa tecnologia...
In pratica è l'analogo del rifasamento degli impianti industriali... La potenza "reattiva" invece di essere dissipata, viene compensata con induttori... Si parla di fino a 24% in meno di potenza dissipata per il clock e 10% in meno sul totale del chip. L'unico problema è che il "rifasamento" funziona perfettamente solo alla frequenza di progetto. Man mano che ci si allontana (underclock, ma sopratutto overclock) l'efficacia diminuisce... Poichè non si può sapere a priori la frequenza di un certo esemplare, immagino che le induttanze saranno calcolate per la frequenza target del chip... Comunque 10% di potenza in meno può dare fino all'8-9% di clock in più a parità di tutto... Non male...

[dav1deser]

Hmmm...l'efficienza diminuisce allontanandosi dalla frequenza scelta...il moltiplicatore della CPU è un qualcosa di esterno o interno al clock mesh? Perchè se è esterno basta mantenere costante il clock di base per mantenere elevata l'efficienza, e quindi agire solo di moltiplicatore.

[The3DProgrammer]

Originariamente inviato da bjt2

Molto interessante questa tecnologia...
In pratica è l'analogo del rifasamento degli impianti industriali... La potenza "reattiva" invece di essere dissipata, viene compensata con induttori... Si parla di fino a 24% in meno di potenza dissipata per il clock e 10% in meno sul totale del chip. L'unico problema è che il "rifasamento" funziona perfettamente solo alla frequenza di progetto. Man mano che ci si allontana (underclock, ma sopratutto overclock) l'efficacia diminuisce... Poichè non si può sapere a priori la frequenza di un certo esemplare, immagino che le induttanze saranno calcolate per la frequenza target del chip... Comunque 10% di potenza in meno può dare fino all'8-9% di clock in più a parità di tutto... Non male...

possibile che visto che parlano di piledriver a 4GHz la frequenza sia proprio quella?

[carlottoIIx6]

Originariamente inviato da capitan_crasy

Grazie per la segnalazione

"AMD’s 4+ GHz x86-64 core code-named “Piledriver” employs resonant clocking to reduce clock distribution power up to 24% while maintaining the low clock-skew target required by high-performance processors."

Parla liberamente di Piledriver con più di 4.00Ghz : ho già contattato il buon bjt2 per una spiegazione più approfondita...

come ho sempre sosteno AMD ha affrontato e evidentemente risolto il problema del consumo (era logico, visto le finalità delle apu) e quindi di rimbalzo come ho sempre sostenuto, è sempre più probabile che le prestazioni di solo il 10% citate, sono per la parte ipc.

[winebar]

Originariamente inviato da The3DProgrammer

possibile che visto che parlano di piledriver a 4GHz la frequenza sia proprio quella?

Si parla di una frequenza maggiore di 4GHz. Ovvio che poi AMD debba puntare alla frequenza più alta possibile, per ovvie ragioni, per cercare di rimanere non troppo distante dalla concorrenza.

Hmmm...l'efficienza diminuisce allontanandosi dalla frequenza scelta...

Come sempre accade con i circuiti dotati di temporizzatore (e non solo).

[carlottoIIx6]

Originariamente inviato da bjt2

Molto interessante questa tecnologia...
cut

L'unico problema è che il "rifasamento" funziona perfettamente solo alla frequenza di progetto. Man mano che ci si allontana (underclock, ma sopratutto overclock) l'efficacia diminuisce... Poichè non si può sapere a priori la frequenza di un certo esemplare, immagino che le induttanze saranno calcolate per la frequenza target del chip... Comunque 10% di potenza in meno può dare fino all'8-9% di clock in più a parità di tutto... Non male...

si ma attenzione, potrebbe perdere poco, e comunque anche il silicio secondo me sarà migliorato, ora senza fare flame, secondo me è realistico aspettarsi frequenza standart di 4 GHz e anche più

[gianni1879]

Originariamente inviato da carlottoIIx6

ok
comunque il 8150 non esce male affatto, molte volte è sopra il 2600k, e non penso abbiano tutti lo stesso problema, seno sarebbe meglio dirlo ad HU

quale problema? mi sa che non hai letto bene.

ma dove vedi "molte" volte?