[Thread Ufficiale] Aspettando Bulldozer *leggere prima pagina con attenzione*

[cionci]

Originariamente inviato da bjt2

Siamo comunque ampiamente entro i margini per avere anche adesso le frequenze che tu dici nel tuo post che ho quotato...

Sicuramente, era solamente un ragionamento dal punto di vista economico. Rilasciare subito il top farebbe circolare meno CPU (l'enthusiast prende la CPU, poi la rivende quando è uscito il modello superiore e così via).

[george_p]

Originariamente inviato da paolo.oliva2

Quindi... a parità di costi (riferito al 32nm, che dovrebbe costare di più di un 45nm a parità di area) più core e più potenza.
Il punto sarà l'intenzione di AMD, cioè massimizzare i guadagni rispetto alla potenza di BD, o aggredire il mercato offrendo prodotti con un prezzo/core diverso.
In poche parole, AMD certamente non arriverà a regale i proci, ma non è da escludere che possa richiedere un prezzo/prestazioni inferiore all'attuale. Comunque se un BD X8 fosse più potente dei proci sul mercato, il fatto che probabilmente possa essere proposto allo stesso prezzo o addirittura inferiore, è innegabile che di per sé rappresenti di fatto già una riduzione di prezzo a prestazione.

Da ciò che si delinea all'orizzonte è che, come già specificato in passato da Amd stessa, lei crede più nei cores fisici che in quelli logici.

E JF lo ricorda nell'esempio del suo thread.

L'architettura BD richiede meno spazio fisico per core, a parità di die, pp e numero di core, e JF fa un ipotetico confronto con l'architettura standard (phenom, athlon) e con una ipotetica dotata di SMT, in questultimo caso supponendo che la SMT lasci invariata l'area fisica del die, cosa impossibile.

Il fatto di poter proporre quasi da subito con i 32 nm fino a 16 cores fisici tutti con turbocore, beh immaginiamoci cosa farà dopo, e sappiamo che ha già in cantiere, sulla carta almeno, il 10X e se non erro pure il 12.

Essendo una architettura modulare, e immagino ben progettata per flessibilità scalare sia fisica che logica, sapranno il fatto loro.
E proprio per questo, credo che le costerà molto meno aggiungere moduli potendo contare su un maggior guadagno in termini di vendita offrendo contemporanemanete al mercato un prodotto bilanciato per prezzo/prestazioni e finalmente molto potente.

Questo sarà il loro punto di forza.

Il momento si avvicina e saggeremo personalmente

[cionci]

Io tra l'altro credo che SMT e CMT non debbano essere alla fine alternative. Con un piccolo costo in area (ai tempi del P4 era costato il 5% se non sbaglio), si potrebbe implementare un SMT insieme al CMT (probabilmente per implementarlo in modo efficiente suppongo che si vada intorno al 15% dell'area). Anche per come è strutturato BD, il core int è quasi completamente libero quando il thread che lo occupa sta eseguendo istruzioni SIMD.

[Pihippo]

Originariamente inviato da bjt2

Secondo alcune cose che ho letto, si parla di L1 a 4 cicli e L2 verso i 20-22... Più sono alti questi numeri, più è alta la speranza che il clock sia elevato... Vedi il mio post precedente...

Ciao
Questo se vero (intendo 20 cicli per la L2) fa presuppore 2 cose.
1) Come hai detto tu clock di procio a dir poco imbarazzanti (in senso positivo) per abbassare la latenza non tanto della L1 che è buona (come quella del nehalem) ma quella della L2.
2) Prefetch aggressivissimi che nascondono bene le latenze.

[Athlon 64 3000+]

http://www.pcgameshardware.de/aid,81...esse/CPU/News/

[dark.halo]

http://blogs.amd.com/work/2011/02/22...gy-efficiency/

[marchigiano]

Originariamente inviato da dark.halo

http://blogs.amd.com/work/2011/02/22...gy-efficiency/

Bulldozer implements a significantly more aggressive version of this capability than “Llano” with more details to be disclosed in the future.

peccato... con Llano ci sarebbe stato molto da rosicchiare alla gpu

[marchigiano]

Originariamente inviato da Athlon 64 3000+

http://www.pcgameshardware.de/aid,81...esse/CPU/News/

the bulldozer clock will reach up to 3.5 gigahertz

spero sia un errore di traduzione

[bjt2]

Originariamente inviato da cionci

Io tra l'altro credo che SMT e CMT non debbano essere alla fine alternative. Con un piccolo costo in area (ai tempi del P4 era costato il 5% se non sbaglio), si potrebbe implementare un SMT insieme al CMT (probabilmente per implementarlo in modo efficiente suppongo che si vada intorno al 15% dell'area). Anche per come è strutturato BD, il core int è quasi completamente libero quando il thread che lo occupa sta eseguendo istruzioni SIMD.

E nelle architetture AMD, che sono sovrabbondanti di porte e di spazio nello scheduler, avrebbe anche maggiore efficienza! Nel BD se un thread è prettamente INT e uno e prettamente FP non si disturberebbero più di tanto. In INTEL invece si, perchè le porte verso le unità di esecuzione sono condivise tra INT e FP e sono pure poche! (3)

[bjt2]

Originariamente inviato da Pihippo

Ciao
Questo se vero (intendo 20 cicli per la L2) fa presuppore 2 cose.
1) Come hai detto tu clock di procio a dir poco imbarazzanti (in senso positivo) per abbassare la latenza non tanto della L1 che è buona (come quella del nehalem) ma quella della L2.
2) Prefetch aggressivissimi che nascondono bene le latenze.

Stesso discorso delle RAM... Un conto è 14 cicli di un clock a 3.4GHz (4.1ns circa) (SB, mi pare che abbia L2 di 14 cicli) e un conto è 20 cicli di un clock a 4.5GHz (4.4ns circa)... Siamo li... E BD in turbo sale ancora di più...

[bjt2]

Originariamente inviato da marchigiano

Bulldozer implements a significantly more aggressive version of this capability than “Llano” with more details to be disclosed in the future.

peccato... con Llano ci sarebbe stato molto da rosicchiare alla gpu

Probabilmente per Llano c'è solo il bilanciamento di TDP tra CPU e GPU e non anche lo sfruttamento del TDP residuo anche con CPU al 100%. E' già tanto eh... Specialmente se tiene conto di quanti core o SPU sono usati...

[marchigiano]

Originariamente inviato da bjt2

Probabilmente per Llano c'è solo il bilanciamento di TDP tra CPU e GPU e non anche lo sfruttamento del TDP residuo anche con CPU al 100%. E' già tanto eh... Specialmente se tiene conto di quanti core o SPU sono usati...

in questo caso allora è meglio, perchè è più il tdp residuo della gpu che il tdp residuo di software che non sfruttano al 100% la cpu

[bjt2]

Originariamente inviato da marchigiano

in questo caso allora è meglio, perchè è più il tdp residuo della gpu che il tdp residuo di software che non sfruttano al 100% la cpu

E' certamente meglio di niente (ed è molto probabile che sia così per gli screenshot del software AMD) ma si potrebbe fare di meglio con una analisi digitale del TDP come in BD ed aumentare il clock anche con CPU e/o GPU al 100% . Probabilmente non c'era il tempo...

[bjt2]

Traduzione dal giapponese all'italiano... http://www.microsofttranslator.com/b...23_428720.html

Si capisce, alla buona:
- Uso di un tipo di flip flop per ridurre la potenza dissipata, il secondo dall'alto:

- Passaggio da celle 6T a 8T per le caches
- 20% di incremento di frequenza a parità di tutto (io avevo supposto 10-15% per il FO4, ma oltre al FO4 hanno cambiato Flip Flop e caches...)
- Bonus: foto di un modulo...


Quindi abbiamo miglioramenti oltre quanto ipotizzavo io... Però la traduzione è confusa, può anche darsi che il 20% in frequenza sia dovuto al FO4, ai flip flop, alle caches, al clock gating e a tutte le tecniche di risparmio energetico... Se fosse così avremmo 20% per l'architettura e 40% per il processo... E siamo ancora più o meno con i conti che ho fatto sopra...

[marchigiano]

la foto del modulo è reale o deformata?

[cionci]

Originariamente inviato da bjt2

Si capisce, alla buona:
- Uso di un tipo di flip flop per ridurre la potenza dissipata, il secondo dall'alto:

Il primo è il classico master-slave. Il secondo non l'avevo mai visto...
La terza configurazione mi ricorda qualcosa, mentre la seconda proprio non credo di averla mai vista. Comunque alla fine lo xor non dovrebbe comportare un'area molto maggiore rispetto al terzo caso (dovrebbero essere, se non sbaglio, 6 transistor sia per l'or che per lo xor), ma se non mi ricordo male lo xor comporta un wiring più complesso.

[bjt2]

Originariamente inviato da marchigiano

la foto del modulo è reale o deformata?

Dovrebbe essere reale, ma visto che la traduzione è dal giapponese... Potrei aver capito male...

[bjt2]

Originariamente inviato da cionci

Il primo è il classico master-slave. Il secondo non l'avevo mai visto...
La terza configurazione mi ricorda qualcosa, mentre la seconda proprio non credo di averla mai vista. Comunque alla fine lo xor non dovrebbe comportare un'area molto maggiore rispetto al terzo caso (dovrebbero essere, se non sbaglio, 6 transistor sia per l'or che per lo xor), ma se non mi ricordo male lo xor comporta un wiring più complesso.

Come vedi le differenze di area sono minime... Quello che cambia è la velocità e la potenza dissipata...

[paolo.oliva2]

Originariamente inviato da bjt2

Beh, si, è possibile che quel +40% di clock e -50% di TDP, oltre a essere casi ideali, si verifichino a processo maturo... E' vero che GF sta testando il 32nm da tempo (è pronto per loro da mesi, è colpa di AMD il ritardo) ma sicuramente il 45nm è più maturo... Quel +40% di clock, a processo appena cambiato, potrebbe essere benissimo solo +10-20%. Siamo comunque ampiamente entro i margini per avere anche adesso le frequenze che tu dici nel tuo post che ho quotato...

EDIT: l'X8 3.8 Ghz probabilmente sarà anche più veloce del SB X8 che uscirà, che probabilmente non andrà oltre i 3.2GHz, sopratutto a bassi carichi dove il turbocore 2.0, grazie al basso leackage del processo AMD, potrà fare la differenza: ALMENO 4.3GHz (probabilmente 4.5-4.6GHz)... Anche se l'IPC del SB fosse del 20% più elevato (a bassi carichi l'HT non serve, quindi non lo consideriamo), un core SB a 3.5GHz (supponiamo 300MHz di turbo con pochi thread) dovrebbe equivalere a un core BD a 4.2GHz...

Quindi, riassumendo... per le ultime info, i 3,5GHz + Turbo sarebbero attribuibili ad un X8 a 95W TDP? (allora avevo visto giusto che le frequenze di quei bench non erano di un BD X8 125W )
Inoltre in rete si parla di +700MHz di Turbo2 per tutti i core per un X8 desktop (più dei +500MHz per un BD X16 server), c'è qualche conferma? (non è riportato se per BD X8 95W o 125W).

[smoking84]

Ma visto che Bulldozer non potrà andare sulle attuali mobo AM3, e le future AM3+ saranno invece retrocompatibili con gli attuali Phenom, non avrebbe più senso anticiparne l'uscita rispetto ai processori? Sarebbe un ottima mossa secondo me