[VHDL] - Ise 10.1 - Simulazione - input interi

[lauke]

Oi ragazzi ciao a tutti.
Perdonate per il disturbo.

Sto smanettando diciamo col vhdl, a poco a poco mi faccio un idea di questo linguaggio, per mi ponevo una domanda. Se io ho il seguente modulo

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity circuito_4 is
 port(
      clock : in std_logic;
      i1 : in integer; --intero in ingresso
      o1 : out integer --intero in uscita
      );
end circuito_4;

architecture Behavioral of circuito_4 is

begin
 process (clock) is
 begin
  if clock'event = true and clock = '1' then
    o1 <= i1;
  end if;
 end process;  
end Behavioral;

Non so se questo codice sia performante, ma poco mi interessa al momento. Credo sia chiaro cosa voglio fare. Avendo in input un intero, aquisibile in qualke oscuro modo, lo voglio avere anche all'uscita, e il codice che vi ho esposto mi sembra che in teoria ciò lo faccia. Però quando creo un file per la simulazione, ovvero un sorgente "test_bench_waveform" gli unici valori che posso dare all'ingresso sono i soli valori "0" e "1", parlo nell'ISE 10.1. Cioè vi domando io in sostanza:

come faccio a dare in input una sequenza di "numeri interi"?
Non so se sono stato oscuro...

[lauke]

Ovvero come?