[Thread Ufficiale] CPU serie FX: AMD Bulldozer/Piledriver - Aspettando Steamroller

[shellx]

Originariamente inviato da tuttodigitale

Sono numerosi gli esempi dove l'iniziale EX viene sostituita con la X:
Windows XP: eXPerience
Athlon XP: eXtraPerformance.
XML: EXtensible Markup Language
XLS: eXceL Spreadsheet

Questa non è una cosa che è avvenuta negli ultimi anni.
la sigla XOR, che sta per eXclusive OR, e indica la nota operazione logica, ne è un chiaro esempio.

Questo giusto per sottolineare che la sigla XV non è che sia stata campata in aria. A limite se proprio vogliamo trovare una sigla più "adatta" sarebbe stata a mio modo di vedere XC.

Esatto, tipo eXTreme: XT. Magari XC sarebbe stata più idonea, ma io mi riferisco proprio al fatto che la "V" di caVator non centra na sega, perchè la parola è Cavator e ci andava la "C" dopo la "X", ecco perchè vedo "XV" una scelta sbagliata.. La X invece viene utilizzata come prima iniziale abbreviativa più per via del fatto che la "X" fa dominio nominativo sulla prima parola, e ci può pure stare (XT, XP, XOR ecc ecc). Ma poi alla fine chissenefrega come diavolo si chiama, per me possono chiamarlo pure Coccodè, l'importante che va bene come chip.

[paolo.oliva2]

Originariamente inviato da gridracedriver

mettiamola così:
32nm ottimi
22nm perfetti
14nm discreti

per il resto trovo il vostro ragionamento giustissimo...

Però ci sono più probabilità che Intel non abbia affinato più di tanto il PP del 14nm. In fin dei conti si sta confrontando il PP degli X4+4... e su questo si fanno le proiezioni sui modelli con più core... ma dubito sarebbe lo stesso PP, e/o Intel lo potrebbe affinare ulteriormente.

[Korn]

vedete un pò http://hardware.hdblog.it/2015/10/31...na-il-debutto/

[HadesSaint]

ma non doveva essera a 18nm??

[Korn]

hd blog ha cannato la notizia, ma quello che importa è le caratteristiche reali iniziano ad essere presenti nei programmi di diagnostica

[paolo.oliva2]

Però continuano a dire 2MB di L2 condivisa per 4 core (512KB a core), ed una L2 condivisa così vorrebbe dire che il modulo passa da 2 core a core con Zen, ma pur sempre di modulo si parla, quindi poco a che vedere con lo stile Intel.

[digieffe]

Originariamente inviato da paolo.oliva2

Però continuano a dire 2MB di L2 condivisa per 4 core (512KB a core), ed una L2 condivisa così vorrebbe dire che il modulo passa da 2 core a core con Zen, ma pur sempre di modulo si parla, quindi poco a che vedere con lo stile Intel.

c'è scritto che la L3 è condivisa.

[paolo.oliva2]

Originariamente inviato da digieffe

c'è scritto che la L3 è condivisa.

Nelle prime voci si parlava di L3 inclusiva, quindi comunque ci sarebbe un "aggancio" tra tutte le L3 di tutti i moduli. Inoltre in BD si parlava di modulo con 2MB di L3, ma anche in versione X4 e X6 in realtà la L3 era sempre di quantità a die più che a modulo (mi sembra che solamente un FX X4 era 4MB di L3, ma probabile che fosse più un riciclo fallato.

I punti di discussione secondo me sarebbero:

- per quale motivo AMD con un approccio SMT, non fa come Intel ma continuerebbe ad adottare un approccio modulo?

Ma io non comprendo perché se un SMT >2 stile Intel sarebbe inutile semplicemente perché una volta arrivati al 100% di sfruttamento del singolo core, non ci sarebbe spazio per un altro, in un ipotetico SMS >2 AMD per forza di cose possa esistere unicamente se il modulo possa essere visto come un super core e di qui lVSMT che utilizza le parti libere.

Se agganciassimo il discorso modulo ad un SMS diverso da quello Intel, troverebbe una spiegazione sia perché AMD continuerebbe sul modulo sia l'ipotesi di un SMS >2.

In un Power8, come funziona l'SMT? Viene elaborato a core o è condiviso tra i core? O ogni core ha la logica per poter elaborare + di 2 TH?
Il Power8 dove trova potenza? Nell'elaborazione di più TH o nell'IPC? Cioè, a livello di sapere, ai miei tempi un IBM 34 non era più potente di un PC nella singola elaborazione, ma mentre il PC si siedeva con più elaborazioni contemporanee, lui poteva eseguire in scioltezza. Supporrei che visto i 5GHz di clock, un Power8 non dovrebbe avere un IPC enorme.

[feldvonmanstein]

http://wccftech.com/amd-zen/
♫ ♪♫ E la scimmia bussò alle porte del buio , lei disse fammi entrare e feld disse di no!! ♫ ♪ ♫

[tuttodigitale]

Originariamente inviato da paolo.oliva2

In un Power8, come funziona l'SMT? Viene elaborato a core o è condiviso tra i core? O ogni core ha la logica per poter elaborare + di 2 TH?
Il Power8 dove trova potenza? Nell'elaborazione di più TH o nell'IPC? Cioè, a livello di sapere, ai miei tempi un IBM 34 non era più potente di un PC nella singola elaborazione, ma mentre il PC si siedeva con più elaborazioni contemporanee, lui poteva eseguire in scioltezza. Supporrei che visto i 5GHz di clock, un Power8 non dovrebbe avere un IPC enorme.

ogni core ha la logica per poter elaborare più di 2TH.
Il power8 ha subito un vertiginoso aumento a livello di ipc anche nel ST rispetto a Power7: intorno al 50%.
Se ci attendiamo a spec int/ fp l'ipc di un core P8 sembrerebbe molto molto alto.
p8 12 core (96 th) 3,1GHz circa uguale a Xeon 18 core (36 th) 2,3GHz
considerando le prestazioni di un cora aumentano secondo le slide di IBM del 120% nel MT.

A parità di clock un singolo core Power 8 mostrerebbe un livello di ipc superiore del 12% nell'integer e +24% nel DP (ma necessita di 8 thread vs 2 thread)

IPC ST Power8
FP 124/2,2 =56,4
INT 112/2,2=50,9

IPC ST Haswell
100/1,3=77

differenza ipc ST: +36 - 51% a favore di Intel

[Grizlod®]

Originariamente inviato da feldvonmanstein

http://wccftech.com/amd-zen/
♫ ♪♫ E la scimmia bussò alle porte del buio , lei disse fammi entrare e feld disse di no!! ♫ ♪ ♫

Come riportato da un utente, la sola news è:
"The engineering teams are said to have already tested Zen and that test chips of the new CPU core have so far “met all expectation” with no “significant bottlenecks” in the micro-architecture being found."


P.S. La foto del presunto prototipo (reference?) della mainboard AM4, invece mi sembra fake. Troppi chip ...sembra una AM3 di Sapphire.

[tuttodigitale]

Originariamente inviato da paolo.oliva2

Però continuano a dire 2MB di L2 condivisa per 4 core (512KB a core), ed una L2 condivisa così vorrebbe dire che il modulo passa da 2 core a core con Zen, ma pur sempre di modulo si parla, quindi poco a che vedere con lo stile Intel.

Il modulo, nasce dal fatto che in ZEN x8, esisteranno due cache l3 distinte, ognuna delle quali alimenterà un modulo, inteso come un gruppo di 4 core. Sarà poi la volta delle memorie HBM a permettere uno scambio di dati più veloce tra i moduli.

PS la cache l2 non è condivisa.

[paolo.oliva2]

Originariamente inviato da tuttodigitale

Il modulo, nasce dal fatto che in ZEN x8, esisteranno due cache l3 distinte, ognuna delle quali alimenterà un modulo, inteso come un gruppo di 4 core. Sarà poi la volta delle memorie HBM a permettere uno scambio di dati più veloce tra i moduli.

PS la cache l2 non è condivisa.

Ma perché continuano a riportare 2MB di L2 per 512KB a core? Se non fosse condivisa, non dovrebbero dite 512KB a core e riportare la L2 totale come prodotto tra 512KB per n core?
Poi mi sembra che da voci parlino di Zen come multiplo di 4, coerente stile modulo X4, non c'è voce che riporti X6, X10 o qualsivoglia.
Cacchio, c'è più segreto su Zen che su prodotti militari

[tuttodigitale]

Originariamente inviato da paolo.oliva2

Ma perché continuano a riportare 2MB di L2 per 512KB a core? Se non fosse condivisa, non dovrebbero dite 512KB a core e riportare la L2 totale come prodotto tra 512KB per n core?
Poi mi sembra che da voci parlino di Zen come multiplo di 4, coerente stile modulo X4, non c'è voce che riporti X6, X10 o qualsivoglia.
Cacchio, c'è più segreto su Zen che su prodotti militari

Paolo appunto non è una cache l2 da 2 MB (1x2 MB) ma sono 4 da 512 Kbyte (4x512KB), che fa appunto 2MB totali di cache l2.
Zen x8 avrà 2 cache l3 da 8 MB (2x8MB), per un totale di 16MB di cache l3.

Addirittura keller ha pensato persino di scomporre in più parti la cache l3, anche se ZEN x8 sembrerebbe una soluzione monolitica, per aumentare il throghput per singolo thread. Sarebbe stato assurdo avere una cache l2 che vada in direzione contraria.
Praticamente con ulteriore di livello di cache, AMD può garantire maggiori prestazioni per le cache l1, l2 e l3, che sono di tipo inclusivo: in cifre questo significa che sono 16 MB di dati memorizzabili per 4 moduli BD e solo 8 MB per 4 core ZEN.

PS con la divisione in modulo magari, assistiamo anche alla scomposizione di altri elementi esterni ai core?

[george_p]

Originariamente inviato da Korn

vedete un pò http://hardware.hdblog.it/2015/10/31...na-il-debutto/

Sinceramente non c'è notizia a parte il fatto che esce fuori il nome summit e raven ridge per supporto aida 64.
Mentre non c'è certezza alcuna sul nodo utilizzato, o almeno non si è ancora capito. Ma forse mi son perso qualcosa.

[tuttodigitale]

Originariamente inviato da george_p

Sinceramente non c'è notizia a parte il fatto che esce fuori il nome summit e raven ridge per supporto aida 64.
Mentre non c'è certezza alcuna sul nodo utilizzato, o almeno non si è ancora capito. Ma forse mi son perso qualcosa.

La notizia, non freschissima, sono i 20nm Finfet. Questo è ufficiale, la news risale a Luglio. Nessuna informazione è specifica su ZEN.

Vuoi vedere che le APU di 7 generazione basate sempre su XV sono fatti utilizzando i 20nm di TSMC.
E' notizia di questi giorni che Oracle ha deciso di optare per i 20nm con lo Sparc M7, un processore da 4,13GHz con 32 core SMT8 (256 threads) e circa 650mmq per 10 miliardi di transistor.
Il processo produttivo sembra buono anche per prodotti ad alte prestazioni.

Notare come sia Intel e non AMD, un pesce fuor d'acqua con la sue cpu ad alte prestazioni da "pochi" GHz. Non è da escludere che ancora una volta, che i 3-4GHz AMD li possa raggiungere con facilità con le librerie ad alta densità. Non c'è nulla di intrinsecamente sbagliato nella preferenza al clock (peraltro non esasperata, ma equilibrata come dimostrano la buon efficienza nel mobile).

Lancio una piccola provocazione: sicuri che la scelta "sbagliata" (in teoria decisamente più orientata al mercato mobile) di Intel non sia ampiamente compensata da un processo produttivo straordinario e soprattutto da una implementazione senza rivali: in altre parole quella architettura va forte perchè il know-how di Intel (PP-dettagli fini sull'architettura-compilatore) è di tutt'altra elevatura (omg, sembro un fanboy della casa di Santa Clara) rispetto a qualsiasi competitors compreso IBM.

E attenzione, già Conroe a livello di architettura era superiore a k10 (non dimentichiamo la presenza del memory controller esterno, che offriva latenze altissime verso la RAM): il pareggio era solo apparenza.

[george_p]

Originariamente inviato da tuttodigitale

La notizia, non freschissima, sono i 20nm Finfet. Questo è ufficiale, la news risale a Luglio. Nessuna informazione è specifica su ZEN.

Non capisco, è ufficiale l'uso dei 20 nm FF di tsmc per zen? O è ufficiale l'utilizzo di questo processo produttivo?
Perché senza informazioni ufficiali non si può sparare con certezza che zen esca sui 20.

Poi se l'M7 di oracle è davvero un mostro di potenza mai visto prima e utilizza questi 20 nm FF allora bisogna considerare se la stessa O non abbia investito parecchio denaro sul processo per adeguare perfettamente la sua architettura.

Alla fine se si rivelano un ottimo silicio ben vengano e non solo su EX (scusate ma io lo abbrevio così excavator ) ...

[davo30]

La storia dei 20nm dovrebbe essere un errore della notizia. L'originale di anandtech se non sbaglio riportava "sub 20nm"

Inviato dal mio XT1092 utilizzando Tapatalk

[digieffe]

a quanto pare i 16mn tmsc, detti anche "fake", sarebbero dei 20nm

http://www.extremetech.com/wp-conten...Comparison.png

Ps: cortesemente caricate l'immagine.

[george_p]

Originariamente inviato da digieffe

a quanto pare i 16mn tmsc, detti anche "fake", sarebbero dei 20nm

http://www.extremetech.com/wp-conten...Comparison.png

Ps: coresemente caricate l'immagine.

La spiegazione sarebbe?
Lo stesso metodo di misura adottato da intel?