[Thread Ufficiale] Aspettando ZEN

[cdimauro]

Per me programmatore, sì: è più facile per sfruttarle per fargli fare compiti più generali.

Ovviamente ciò ha un costo, eh!

[The_SaN]

Originariamente inviato da Free Gordon

Non intendevo quello...ma questo:

http://www.hwupgrade.it/forum/showpo...ostcount=31554

Il tizio nel link, dice che la sua regge 1290mhz con 0,1 in meno del def@1266

AMD si è tenuta molto larga con le tensioni. A questo potrebbe essere dovuto il consumo eccessivo.

Con ste schede stanno facendo cassa, buttano dentro tutti i chip, anche quelli scrausi che non reggono le frequenze target, alzandogli il vgpu..
Questa spiegazione sui consumi eccessivi, mi soddisfa abbastanza.

Cavoli ho postato questa possibilità poco fa sul thread "Aspettando"

[george_p]

Originariamente inviato da cdimauro

Per me programmatore, sì: è più facile per sfruttarle per fargli fare compiti più generali.

Ovviamente ciò ha un costo, eh!

Ah ok. Mi viene da pensare che questo faccia parte dei piani HSA di amd e consorzio.

[davo30]

Originariamente inviato da george_p

Ma cosa vi aspettavate consumasse 40 w per andare quanto una 390?
Il rapporto di cui scrive Grid invece è riferito alla 470 ed è scritto in una delle slide presentate al computex da amd, come riportato da Mitch di B&C.
Il fatto che molti lo avessero associato alla 480 piuttosto che alla 470 è altra cosa.

Non avrà ancora i consumi delle nvidia amd ma la 480 è stata confrontata con una 970 overcloccata, se non sbaglio pure custom (quindi più efficiente) e decisamente molto più rodata lato drivers, al pari delle precedenti sempre amd.
Senza considerare che queste sono pronte per DX 12 mentre ...altre no.

Solo quando i consumi alti sono di nvidia non frega una fava a nessuno e si guardano altre cose

Intanto però i prezzi sono tutt'altro pianeta

Il problema sono i consumi rispetto alla 1070. Ripeto, non me ne frega una fava, la acquisterò comunque (o la 470, dipende dalle mie finanze tra un mesetto), pero il rapporto tra i consumi della 480 e della 1070 e le prestazioni è abbastanza impietoso.
Speriamo non siano problemi legati al silicio ma all'architettura GCN, altrimenti siamo di fronte all'ennesimo fail di Goffofoundries

[Piedone1113]

Originariamente inviato da cdimauro

A me ricorda Xeon Phi: massiccia unità vettoriale con annessa unità scalare, ampio register set, cache L1 ed L2, e addirittura istruzioni intere con meno di 32 bit (16 bit), tipiche nei CISC.

La tendenza delle GPU è di diventare sempre più tuttofare. Ecco perché dicevo che sono sempre più simili alle CPU.

Esattamente, ma credo che questo chip andrà in apu (sue evoluzioni in zen+ core) e forse Soc per consolle.

[tuttodigitale]

Originariamente inviato da cdimauro

La slide riporta che i core Zen siano "6-wide", e dunque abbiano la capacità di eseguire 6 istruzioni per ciclo di clock. Questo cozza con le altre informazioni che circolano, che parlano di core a 4 vie.

ne abbiamo discusso io e bjt2, e siamo arrivati alla conclusione che il 6 wide si riferisca al numero di pipeline integer.

Originariamente inviato da cdimauro

La cache L1 è data come 64K + 64K per codice e dati, quindi come i vecchi Athlon/Athlon64, ma questo si discosta dalle altre informazioni che riportano, invece, 32K + 32K

il 32K+32K, è stato teorizzato da dresdenboy poichè ci sono brevetti AMD sulla cache che riportano quelle dimensioni...in quel caso è più attendibile il CERN

Originariamente inviato da cdimauro

Infine 8MB di cache L3 per 16 core è un valore troppo basso: sarebbero 512KB per core, cioé quanto la cache L2 per core. Considerato che AMD dovrebbe cambiare la gerarchia della cache da esclusiva a inclusiva, la L3 dovrebbe essere più grande della L2 totale per dare un maggior contributo alle prestazioni.

anche perchè con una cache inclusiva non servirebbe a niente...
8MB sono per il modulo, che è composto da 4 core..
il 16 core avrà 32MB di cache l3.
invece non è chiaro ad oggi se l'apu HPC, ma anche quella consumer, avrà o meno la l3...in fin dei conti 512kb di cache l2 per core non sono pochissimi.

Originariamente inviato da cdimauro

Quanto a Doom, si sa quanti FPS generava, a che frequenza girava Zen, e la configurazione hardware utilizzata? Altrimenti sapere che ci gira è del tutto inutile

non lo so.

Originariamente inviato da cdimauro

Per uno step, ce ne vogliono minimo 2, ma si può arrivare tranquillamente anche 3 (non ricordo se si arriva a più di 3), soprattutto coi primi step, che sono decisamente bacati.

considera che è un'architettura nuova che può presentare più di qualche baco...

Originariamente inviato da cdimauro

Sempre più simili a delle CPU, queste GPU.

soprattutto GCN, e per questo da una parte si pensa che sembrano sempre meno adatte ai giochi...
anche il numero di transistor è molto alto considerando che ci sono la metà di MC e di ROPs, solo 80% di stream processor....5,7 vs 6,2 miliardi...ovvero il 92%....
o c'è qualche CU e ROPs nascosta, o davvero hanno "sprecato" tantissimi transistor per il gpgpu..

EDIT sull'apu HPC da 16 core, oltre ai rumors, anche un progettista di cpu, senza nome (non me lo ricordo) ha teorizzato che sia un puzzle composto da 2 die ZEN e da Polaris...infatti la natura SoC, e il fatto stesso che le HBM2 necessitano dell'interposer rendono poco conveniente, l'approccio monolitico.

[paolo.oliva2]

Originariamente inviato da Free Gordon

Non intendevo quello...ma questo:

http://www.hwupgrade.it/forum/showpo...ostcount=31554

Il tizio nel link, dice che la sua regge 1290mhz con 0,1 in meno del def@1266

AMD si è tenuta molto larga con le tensioni. A questo potrebbe essere dovuto il consumo eccessivo.

Con ste schede stanno facendo cassa, buttano dentro tutti i chip, anche quelli scrausi che non reggono le frequenze target, alzandogli il vgpu..
Questa spiegazione sui consumi eccessivi, mi soddisfa abbastanza.

Io non seguo le VGA e quindi non so una mazza di sigle e quant'altro. Ma se ho capito bene, non hanno semplicemente fatto il passaggio sul 14nm non cambiando nulla?
Secondo me ci può stare un leggero overvolt a scapito dei consumi ma a pro del prezzo, in fin dei conti cosi non deve spendere di più nella selezione e comunque il 14nm da margine.
Secondo me AMD tira a fare legna, per me AMD non ha il tempo per affinare silicio, non ha i soldi e ha una gran fretta di mettere in commercio prodotti sia per incassare e sia per dare una base certa e credibile che il 14nm esiste.

[tuttodigitale]

Originariamente inviato da Free Gordon

Non intendevo quello...ma questo:

http://www.hwupgrade.it/forum/showpo...ostcount=31554

Il tizio nel link, dice che la sua regge 1290mhz con 0,1 in meno del def@1266

AMD si è tenuta molto larga con le tensioni. A questo potrebbe essere dovuto il consumo eccessivo.

Con ste schede stanno facendo cassa, buttano dentro tutti i chip, anche quelli scrausi che non reggono le frequenze target, alzandogli il vgpu..
Questa spiegazione sui consumi eccessivi, mi soddisfa abbastanza.

avevo letto su altri lidi, che non si poteva occare senza cambiare tensione...d'altra parte anche le slide di AMD mi hanno portato a pensare, che AMD non si sia tenuta larga con le tensioni.

L'importante è che risolvano per Vega.

Originariamente inviato da paolo.oliva2

Secondo me AMD tira a fare legna, per me AMD non ha il tempo per affinare silicio, non ha i soldi e ha una gran fretta di mettere in commercio prodotti sia per incassare e sia per dare una base certa e credibile che il 14nm esiste.

fino a ieri proponeva, nella fascia dei 300 euro in giù, schede del 2011. E considerando che è li dove si fanno i soldi, AMD ha quantomeno cercato di mettere una pezza con prodotti meno costosi da produrre...alla fine è uscito un prodotto con un rapporto prezzo/prestazioni molto buono.

[george_p]

Originariamente inviato da davo30

Il problema sono i consumi rispetto alla 1070. Ripeto, non me ne frega una fava, la acquisterò comunque (o la 470, dipende dalle mie finanze tra un mesetto), pero il rapporto tra i consumi della 480 e della 1070 e le prestazioni è abbastanza impietoso.
Speriamo non siano problemi legati al silicio ma all'architettura GCN, altrimenti siamo di fronte all'ennesimo fail di Goffofoundries

Come sarà pietoso per la 1070 con le DX 12

[capitan_crasy]

Originariamente inviato da bjt2

Visto il FO4 e il Vcore di queste GPU, a me quello che preme è la frequenza a parità di transistors e potenza dissipata e secondariamente il Vcore, per vedere quanto si è tirati... A quale modello TONGA è paragonabile come numero di transistors, o almeno shader? Che potenza? Che frequenza? Che vcore?

Avevamo fatto qualche pagina indietro il conto: a parità di transistors, +20% di frequenza anche a parità di potenza dissipata e -0.05V di Vcore.

Per quanto riguarda Zen, siccome a 28nm non c'è qualcosa di paragonabile a Zen come numero di transistors, si prende o uno XV x4 a 25W e si aggiunge un 20% di frequenza, o un BD (non ricordo l'ultimo sul 28nm, mi pare piledriver) x8 a 45W (se esiste) e si aggiunge il 20% di frequenza...

Per ZEN intendevo un rapporto prezzo/prestazioni/consumo molto simile a Polaris; per le CPU "costose" bisognerà aspettare...

[Free Gordon]

Originariamente inviato da cdimauro

Sempre più simili a delle CPU, queste GPU.

Naaa, solo GCN.

Maxwell (e anche Pascal) sono molto più semplici..

[Free Gordon]

Originariamente inviato da Piedone1113

Mi sembra quasi un coprocessore vettoriale. ☺
Credo che Vega sarà strutturaro diversamente più efficiente ma meno tuttofare.

Hmm..purtroppo no. E' da GCN1 che hanno quello schema..

Il problema "grosso" di GCN è proprio quello: è nata per "Fusion" e per le console.

[Free Gordon]

Originariamente inviato da The_SaN

Cavoli ho postato questa possibilità poco fa sul thread "Aspettando"

Ho visto.

[Free Gordon]

Originariamente inviato da paolo.oliva2

Secondo me AMD tira a fare legna, per me AMD non ha il tempo per affinare silicio, non ha i soldi e ha una gran fretta di mettere in commercio prodotti sia per incassare e sia per dare una base certa e credibile che il 14nm esiste.

Con Polaris questo è certo l'obiettivo principale resta da vedere se ci riesce con questo progetto oppure no...

Se riescono a tenere i prezzi sui 250, anche delle custom (una volta assestati), allora ne venderanno a vagonate.

[digieffe]

Originariamente inviato da cdimauro

Infine 8MB di cache L3 per 16 core è un valore troppo basso: sarebbero 512KB per core, cioé quanto la cache L2 per core. Considerato che AMD dovrebbe cambiare la gerarchia della cache da esclusiva a inclusiva, la L3 dovrebbe essere più grande della L2 totale per dare un maggior contributo alle prestazioni.

la L3 pur essendo delle stesse dimensioni della L2 (quindi essendo inclusiva con lo stesso contenuto) potrebbe servire per "spiare e comunicare" (snooping?) il contenuto delle cache degli altri core lasciando libera la L2

[cdimauro]

Originariamente inviato da tuttodigitale

ne abbiamo discusso io e bjt2, e siamo arrivati alla conclusione che il 6 wide si riferisca al numero di pipeline integer.

Mah. Non credo che abbiano commesso un errore madornale come quello di contare soltanto le porte per gli interi, peraltro trascurando del tutto quelle FP che sono quelle più interessanti proprio per i tipi di calcoli che si fanno al CERN.

Inoltre in letteratura wide si usa per indicare il numero di istruzioni che sono decodificate e/o eseguite (quindi nemmeno uop: sono istruzioni dell'ISA).

Questa cosa, insomma, mi puzza abbastanza, ma considerato che AMD parla del 40% di IPC in più, potrebbe esserne proprio la chiave di lettura.

il 32K+32K, è stato teorizzato da dresdenboy poichè ci sono brevetti AMD sulla cache che riportano quelle dimensioni...in quel caso è più attendibile il CERN

Può essere, perché i brevetti, alla fine, possono riportare degli esempi di utilizzo, ma l'implementazione dell'idea potrebbe benissimo avere "misure" diverse.

Come mai ritieni più attendibile l'informazione del CERN? Perché AMD ritorna al design che l'ha resa celebre, con K7 e K8 aventi ben 64+64 KB di cache L1?

anche perchè con una cache inclusiva non servirebbe a niente...
8MB sono per il modulo, che è composto da 4 core..
il 16 core avrà 32MB di cache l3.

Esattamente: è proprio questo che fa storcere il naso. La trovo di poca utilità, anche se c'è da dire che a 14nm quegli 8MB di cache L3 occupano poco spazio rispetto al resto del chip.

D'altra parte mi pare che Apple con l'A9X abbia del tutto rimosso la cache L3, se la memoria non m'inganna, e le prestazioni non sono calate di molto (vista la generosa e veloce cache L2).

invece non è chiaro ad oggi se l'apu HPC, ma anche quella consumer, avrà o meno la l3...in fin dei conti 512kb di cache l2 per core non sono pochissimi.

No, ma bisogna vedere com'è fatta la componente GPU integrata: quanta cache L2 ha per i core, e se sono in grado di farcela senza l'appoggio della L3.

Le GPU, lo sappiamo, sono affamatissime di banda, ed è anche il motivo per cui, oltre alla generosa L3, le CPU Intel top di gamma montano 64 o ben 128MB di cache L4 (che però, come la L3, viene usata anche dalla CPU).

soprattutto GCN, e per questo da una parte si pensa che sembrano sempre meno adatte ai giochi...
anche il numero di transistor è molto alto considerando che ci sono la metà di MC e di ROPs, solo 80% di stream processor....5,7 vs 6,2 miliardi...ovvero il 92%....
o c'è qualche CU e ROPs nascosta, o davvero hanno "sprecato" tantissimi transistor per il gpgpu..

Propendo per la seconda, ed è una cosa che è davvero strana: è da anni che, IMO, AMD sbaglia a seguire questa strada.

Dovrebbe realizzare core GPU orientati esclusivamente all'elaborazione della grafica, come fa nVidia.

Il GPGPU computing in ambito consumer non ha preso piede, ed è ben lungi dal farlo solo perché AMD presenta GPU con buone capacità in tal senso.

Ha senso soltanto per il settore HPC e per particolari tipologie di server, e dunque in settori molto redditizi dove si può permettere di sviluppare apposite varianti.

EDIT sull'apu HPC da 16 core, oltre ai rumors, anche un progettista di cpu, senza nome (non me lo ricordo) ha teorizzato che sia un puzzle composto da 2 die ZEN e da Polaris...infatti la natura SoC, e il fatto stesso che le HBM2 necessitano dell'interposer rendono poco conveniente, l'approccio monolitico.

Quindi ci sarà l'HBM2 integrata? Non so, a questo punto, quanto senso abbia integrare ben 2 die ZEN, quando la parte del leone dovrebbe farla la GPU integrata, che non ha problemi a gestire basse latenze di accesso alla memoria, e bus molto ampi.

Roba che, insomma, non è molto affine ai core di una CPU, che sono pensati per lavorare in maniera quasi diametralmente opposta.

IMO avrebbero fatto meglio a piazzare un piccolo core x86 di controllo/supporto, lasciando la maggior parte del silicio alla GPU.

Mie personalissime riflessioni, come sempre.

Originariamente inviato da Free Gordon

Naaa, solo GCN.

Maxwell (e anche Pascal) sono molto più semplici..

In tutta onestà, e come già detto (ma non da ora), fa benissimo così.

Originariamente inviato da digieffe

la L3 pur essendo delle stesse dimensioni della L2 (quindi essendo inclusiva con lo stesso contenuto) potrebbe servire per "spiare e comunicare" (snooping?) il contenuto delle cache degli altri core lasciando libera la L2

Il processore ha già logica di bus snooping (o simile) a prescindere, perché rimangono comunque le cache L1 e L2 che devono essere coerenti con quanto presente in memoria o sulle cache degli altri core.

[bjt2]

Originariamente inviato da cdimauro

A me ricorda Xeon Phi: massiccia unità vettoriale con annessa unità scalare, ampio register set, cache L1 ed L2, e addirittura istruzioni intere con meno di 32 bit (16 bit), tipiche nei CISC.

La tendenza delle GPU è di diventare sempre più tuttofare. Ecco perché dicevo che sono sempre più simili alle CPU.

Originariamente inviato da cdimauro

Per me programmatore, sì: è più facile per sfruttarle per fargli fare compiti più generali.

Ovviamente ciò ha un costo, eh!

Da poco più di 2 anni abbiamo comprato un sistema socket 2011 in un rack 19" con 2 GTX 690 in SLI, viste come 4 GPU. Le usiamo per il GPGPU e mi sono studiato l'architettura. Anche li (e che io sappia anche in architetture precedenti) c'è una unità scalare, mi pare 4 ogni 192. Sono usate anche per le funzioni trascendenti. Il filtro Non Local Mean che abbiamo implementato, usa exp e mi ero fatto il calcolo per vedere se eravamo limitati da quello. Purtroppo siamo limitati dalla banda L1 (neanche da quella RAM) perchè l'algoritmo è abbastanza semplice (ma non troppo semplice da essere limitati dalla banda RAM).

Originariamente inviato da capitan_crasy

Per ZEN intendevo un rapporto prezzo/prestazioni/consumo molto simile a Polaris; per le CPU "costose" bisognerà aspettare...

Quindi siamo passati da 190W@970MHz per 2048 shader a 150W@1265MHz per 2304 shader... E c'è chi non è contento? Andiamo bene! Questo fa ben sperare per Zen. +30% di clock, +15% di shaders e -20% di TDP...

Originariamente inviato da Free Gordon

Naaa, solo GCN.

Maxwell (e anche Pascal) sono molto più semplici..

Originariamente inviato da Free Gordon

Hmm..purtroppo no. E' da GCN1 che hanno quello schema..

Il problema "grosso" di GCN è proprio quello: è nata per "Fusion" e per le console.

Vedi sopra...

Originariamente inviato da cdimauro

Mah. Non credo che abbiano commesso un errore madornale come quello di contare soltanto le porte per gli interi, peraltro trascurando del tutto quelle FP che sono quelle più interessanti proprio per i tipi di calcoli che si fanno al CERN.

Inoltre in letteratura wide si usa per indicare il numero di istruzioni che sono decodificate e/o eseguite (quindi nemmeno uop: sono istruzioni dell'ISA).

Questa cosa, insomma, mi puzza abbastanza, ma considerato che AMD parla del 40% di IPC in più, potrebbe esserne proprio la chiave di lettura.

Può essere, perché i brevetti, alla fine, possono riportare degli esempi di utilizzo, ma l'implementazione dell'idea potrebbe benissimo avere "misure" diverse.

Come mai ritieni più attendibile l'informazione del CERN? Perché AMD ritorna al design che l'ha resa celebre, con K7 e K8 aventi ben 64+64 KB di cache L1?

Esattamente: è proprio questo che fa storcere il naso. La trovo di poca utilità, anche se c'è da dire che a 14nm quegli 8MB di cache L3 occupano poco spazio rispetto al resto del chip.

D'altra parte mi pare che Apple con l'A9X abbia del tutto rimosso la cache L3, se la memoria non m'inganna, e le prestazioni non sono calate di molto (vista la generosa e veloce cache L2).

No, ma bisogna vedere com'è fatta la componente GPU integrata: quanta cache L2 ha per i core, e se sono in grado di farcela senza l'appoggio della L3.

Le GPU, lo sappiamo, sono affamatissime di banda, ed è anche il motivo per cui, oltre alla generosa L3, le CPU Intel top di gamma montano 64 o ben 128MB di cache L4 (che però, come la L3, viene usata anche dalla CPU).

Propendo per la seconda, ed è una cosa che è davvero strana: è da anni che, IMO, AMD sbaglia a seguire questa strada.

Dovrebbe realizzare core GPU orientati esclusivamente all'elaborazione della grafica, come fa nVidia.

Il GPGPU computing in ambito consumer non ha preso piede, ed è ben lungi dal farlo solo perché AMD presenta GPU con buone capacità in tal senso.

Ha senso soltanto per il settore HPC e per particolari tipologie di server, e dunque in settori molto redditizi dove si può permettere di sviluppare apposite varianti.

Quindi ci sarà l'HBM2 integrata? Non so, a questo punto, quanto senso abbia integrare ben 2 die ZEN, quando la parte del leone dovrebbe farla la GPU integrata, che non ha problemi a gestire basse latenze di accesso alla memoria, e bus molto ampi.

Roba che, insomma, non è molto affine ai core di una CPU, che sono pensati per lavorare in maniera quasi diametralmente opposta.

IMO avrebbero fatto meglio a piazzare un piccolo core x86 di controllo/supporto, lasciando la maggior parte del silicio alla GPU.

Mie personalissime riflessioni, come sempre.

In tutta onestà, e come già detto (ma non da ora), fa benissimo così.

Il processore ha già logica di bus snooping (o simile) a prescindere, perché rimangono comunque le cache L1 e L2 che devono essere coerenti con quanto presente in memoria o sulle cache degli altri core.

Interessante! Se 6 wide vuol dire che ha 6 decoder, è una ottima notizia... Daltronde un modulo XV ne ha 8 per 2 thread, ma 4+4, quindi 6 decoder, magari unificati, per la teoria delle code non è tanto peggio di un 4+4!

[tuttodigitale]

Originariamente inviato da cdimauro

Mah. Non credo che abbiano commesso un errore madornale come quello di contare soltanto le porte per gli interi, peraltro trascurando del tutto quelle FP che sono quelle più interessanti proprio per i tipi di calcoli che si fanno al CERN.

nelle patch i decoder risultato 4.. in effetti se si riferissero al wide-dispatch sarebbe molto più stretta di quello che siamo pensati a pensare.

Originariamente inviato da cdimauro

Inoltre in letteratura wide si usa per indicare il numero di istruzioni che sono decodificate e/o eseguite (quindi nemmeno uop: sono istruzioni dell'ISA).

per wide in letteratura si può intendere qualsiasi cosa....per quel che ne sappiamo potrebbe essere un 6 wide-issue OoO e la cosa avrebbe anche il suo senso...

aggiungo un dato: il fattore di scaling dai 28 ai 14nm per le gpu AMD è pari a solo a 1,7x...se questo fosse vero anche per la CPU il die ZEN sarebbe grande 251mmq.

[tuttodigitale]

Originariamente inviato da cdimauro

Come mai ritieni più attendibile l'informazione del CERN? Perché AMD ritorna al design che l'ha resa celebre, con K7 e K8 aventi ben 64+64 KB di cache L1?

No. Perchè c'è la possibilità che il CERN abbia avuto informazioni aggiuntive. Tutto qui.

Originariamente inviato da cdimauro

Esattamente: è proprio questo che fa storcere il naso. La trovo di poca utilità, anche se c'è da dire che a 14nm quegli 8MB di cache L3 occupano poco spazio rispetto al resto del chip.

non capisco è troppa o troppo poca. Alla fine sono 2MB vs 2,5MB degli XEON Intel...non vedo sta grande differenza.
Se invece ti riferisci alle dimensioni della L2, potrebbe anche essere dovuta ad algoritmi non infallibili per la predizione dei rami, a pensar male..

Originariamente inviato da cdimauro

Dovrebbe realizzare core GPU orientati esclusivamente all'elaborazione della grafica, come fa nVidia.

auspichi un ritorno al vliw?

Originariamente inviato da cdimauro

No, ma bisogna vedere com'è fatta la componente GPU integrata: quanta cache L2 ha per i core, e se sono in grado di farcela senza l'appoggio della L3

l'esperto sei tu, ma non penso che sia così determinante il quantitativo di l2...comunque sono 64-128KB per CU a seconda della GPU. AMD parla di modulo ZEN, quindi sono in parte tentato a pensare che la l3 sarà sempre presente...

Originariamente inviato da cdimauro

Quindi ci sarà l'HBM2 integrata?.

pare proprio di si. Anzi credo che il fine ultimo dello sviluppo delle HBM sia proprio il mercato server.

Originariamente inviato da digieffe

la L3 pur essendo delle stesse dimensioni della L2 (quindi essendo inclusiva con lo stesso contenuto) potrebbe servire per "spiare e comunicare" (snooping?) il contenuto delle cache degli altri core lasciando libera la L2

di solito è contro indicato avere cache inclusive delle stesse dimensioni, e si usa una victim cache.

ma nel caso di ZEN abbiamo un modulo
4 core
L2 512KB ciascuno (2MB complessivi)
L3 8MB condivisi.

[tuttodigitale]

Originariamente inviato da gridracedriver

si ma non devi migliorare solo te stesso, ma anche rispetto alla concorrenza, quanto meno stare al passo lato efficienza.

in realtà non ha neppure migliorata se stessa...
è riuscita "solo" ad aumentare il clock del 25% senza perdere in efficienza. Un pò troppo poco...vedi la fury
https://tpucdn.com/reviews/AMD/RX_48..._2560_1440.png