[Thread Ufficiale V3.0] AMD K10 Phenom Quad/Triple/Dual Core

[bjt2]

Originariamente inviato da capitan_crasy

Ottimo!
Qui trovi il vecchio files PDF ( BIOS and Kernel Developer's Guide for AMD ) Clicca qui...

Grazie!
Ora sono un po' occupato al lavoro... Entro un paio di ore mi libero e leggo quelle cose...

[Efic]

Originariamente inviato da bjt2

Grazie!
Ora sono un po' occupato al lavoro... Entro un paio di ore mi libero e leggo quelle cose...

fai con comodo

[G-UNIT91]

http://www.xtremesystems.org/forums/...d.php?t=166723

[esticbo]

Originariamente inviato da G-UNIT91

http://www.xtremesystems.org/forums/...d.php?t=166723

[bjt2]

Ho trovato un buco nel mio tempo...

ATTENZIONE!!! POST IMPORTANTISSIMO!!!

I due bachi di cui lo step B2 è affetto:

- Il baco sul TLB. Il workaround suggerito in quel PDF DISABILITA COMPLETAMENTE TUTTA LA CACHE TLB. Questo ha conseguenze DRAMMATICHE sulle prestazioni. Poi fa settare a 0 e 1 due bit che dovrebbero essere riservati... Mah... Il processore lo hanno fatto loro e quindi sapranno dove mettere le mani

- Il baco sul ganged mode. Il workaround suggerito in quel PDF disabilita la scrittura parziale delle linee di cache. Se deve scrivere pochi bytes, dovrà prima leggere la linea di cache, modificare i bytes e riscrivere tutta la linea di cache. Anche questo penalizza le prestazioni. Anche di molto se il codice fa tante piccole scritture.

In definitiva lo step B2 è UN CATORCIO per questi due BUGS...

Aspettiamo con fiducia lo step B3...

[Efic]

Originariamente inviato da bjt2

Ho trovato un buco nel mio tempo...

ATTENZIONE!!! POST IMPORTANTISSIMO!!!

I due bachi di cui lo step B2 è affetto:

- Il baco sul TLB. Il workaround suggerito in quel PDF DISABILITA COMPLETAMENTE TUTTA LA CACHE TLB. Questo ha conseguenze DRAMMATICHE sulle prestazioni. Poi fa settare a 0 e 1 due bit che dovrebbero essere riservati... Mah... Il processore lo hanno fatto loro e quindi sapranno dove mettere le mani

- Il baco sul ganged mode. Il workaround suggerito in quel PDF disabilita la scrittura parziale delle linee di cache. Se deve scrivere pochi bytes, dovrà prima leggere la linea di cache, modificare i bytes e riscrivere tutta la linea di cache. Anche questo penalizza le prestazioni. Anche di molto se il codice fa tante piccole scritture.

In definitiva lo step B2 è UN CATORCIO per quetsi due BUGS...

Aspettiamo con fiducia lo step B3...

almeno qualche speranza

ma quando esce ???

[G-UNIT91]

http://www.overclock.net/amd-cpus/26...-9500-a-2.html

hanno il 9500...

[The_max_80]

Originariamente inviato da bjt2

Ho trovato un buco nel mio tempo...

ATTENZIONE!!! POST IMPORTANTISSIMO!!!

I due bachi di cui lo step B2 è affetto:

- Il baco sul TLB. Il workaround suggerito in quel PDF DISABILITA COMPLETAMENTE TUTTA LA CACHE TLB. Questo ha conseguenze DRAMMATICHE sulle prestazioni. Poi fa settare a 0 e 1 due bit che dovrebbero essere riservati... Mah... Il processore lo hanno fatto loro e quindi sapranno dove mettere le mani

- Il baco sul ganged mode. Il workaround suggerito in quel PDF disabilita la scrittura parziale delle linee di cache. Se deve scrivere pochi bytes, dovrà prima leggere la linea di cache, modificare i bytes e riscrivere tutta la linea di cache. Anche questo penalizza le prestazioni. Anche di molto se il codice fa tante piccole scritture.

In definitiva lo step B2 è UN CATORCIO per questi due BUGS...

Aspettiamo con fiducia lo step B3...

a sto punto non facevano meglio a posticipare del tutto, capisco che qualcuno lo venderanno, ma secondo me , siccome la prima impressione fa sempre, molti non prenderanno manco i prossimi step per via di questi primi buggati

[x.vegeth.x]

Originariamente inviato da bjt2

Aspettiamo con fiducia lo step B3...

aspettare...aspettare...e intanto ci facciamo vecchi

auguro tutto il bene del mondo ad amd...ma a sto giro compro intel sperando che nel frattempo amd si rialzi in piedi...poi si vedrà

[Mintaka84]

Originariamente inviato da The_max_80

a sto punto non facevano meglio a posticipare del tutto, capisco che qualcuno lo venderanno, ma secondo me , siccome la prima impressione fa sempre, molti non prenderanno manco i prossimi step per via di questi primi buggati

io credo che invece questa situazione, oltre a portare qualche spicciolo ad amd, serva ad accrescere l'attenzione su questa cpu. x la serie:" eccovi il biscottino, ma il grosso lo vedrete poi!"
bha' personalmente, se la mia congettura regge, aspetterò ancora più ingolosito phenom.... visto che cmq anche se fosse andato bene da subito 2.2ghz sn un po' pochini no?

[brochure]

Beh...almeno l'80% degli acquirenti non sapranno neanche che sia affetto da bug, sapranno solo che hanno risparmiato qualcosa rispetto alle altre opzioni d'acquisto. Chi invece sa che è bacato, probabilmente saprà anche se/quando questi bug saranno risolti.
Bye!

[esticbo]

Ma c'é anke gente ke sá ke pieno di bug e lo sta comprando lo stesso

[billuzzo]

Gente ma scusate se nn ho capito male la cache l3 e disabilitata x via dei due bug?Oppure funziona male?

[Mintaka84]

Originariamente inviato da G-UNIT91

http://www.overclock.net/amd-cpus/26...-9500-a-2.html

hanno il 9500...

nessun screenshot

c'è da fidarsi??

[bjt2]

Originariamente inviato da billuzzo

Gente ma scusate se nn ho capito male la cache l3 e disabilitata x via dei due bug?Oppure funziona male?

Secondo quei documenti, viene disabilitata la cache TLB, che è un'altra cosa. Ha comunque impatto notevole sulle prestazioni. Quei bit che sul documento sono detti riservati, potrebbero far disabilitare solo la cache L3 TLB, ma non ci metto la mano sul fuoco... Per quello scritto in quei PDF AMD si deve assumere che tutta la cache TLB è disabilitata...

[billuzzo]

Originariamente inviato da bjt2

Secondo quei documenti, viene disabilitata la cache TLB, che è un'altra cosa. Ha comunque impatto notevole sulle prestazioni. Quei bit che sul documento sono detti riservati, potrebbero far disabilitare solo la cache L3 TLB, ma non ci metto la mano sul fuoco... Per quello scritto in quei PDF AMD si deve assumere che tutta la cache TLB è disabilitata...

X cui e probabile che con lo step B3 i phenom aumentino di un 10% le loro prestazioni solamente con questi bug sistemati , senza aggiungere ulteriori migliorie?? Oppure ti sembra una cosa impossibile che possano aumentare quel 10% e oltre x raggiungere le prestazioni equivalenti di intel? ovviamente parlando della stessa velocita clock x clock

[AsusP7131Dual]

Originariamente inviato da billuzzo

X cui e probabile che con lo step B3 i phenom aumentino di un 10% le loro prestazioni solamente con questi bug sistemati , senza aggiungere ulteriori migliorie?? Oppure ti sembra una cosa impossibile che possano aumentare quel 10% e oltre x raggiungere le prestazioni equivalenti di intel? ovviamente parlando della stessa velocita clock x clock

Qui si pende dalle tue labbra bjt2!

[bjt2]

Originariamente inviato da billuzzo

X cui e probabile che con lo step B3 i phenom aumentino di un 10% le loro prestazioni solamente con questi bug sistemati , senza aggiungere ulteriori migliorie?? Oppure ti sembra una cosa impossibile che possano aumentare quel 10% e oltre x raggiungere le prestazioni equivalenti di intel? ovviamente parlando della stessa velocita clock x clock

Originariamente inviato da AsusP7131Dual

Qui si pende dalle tue labbra bjt2!

Ho riletto meglio:

Per il secondo bug, è possibile un aumento del 5-10% perchè la maggior parte del codice non ottimizzato scrive piccoli pacchetti.

Per il primo bug. Ho riletto meglio e la cache TLB non è disabilitata, ma semplicemente le tabelle delle pagine non sono tenute in memoria cache normale. Perciò se c'è un TLB miss deve andare SEMPRE in memoria e non c'è speranza di trovare la page table in cache. Non è come pensavo prima (che era disastroso), ma comunque IMHO si perde un altro 2-3%...

[The3DProgrammer]

Originariamente inviato da bjt2

Ho trovato un buco nel mio tempo...

ATTENZIONE!!! POST IMPORTANTISSIMO!!!

I due bachi di cui lo step B2 è affetto:

- Il baco sul TLB. Il workaround suggerito in quel PDF DISABILITA COMPLETAMENTE TUTTA LA CACHE TLB. Questo ha conseguenze DRAMMATICHE sulle prestazioni. Poi fa settare a 0 e 1 due bit che dovrebbero essere riservati... Mah... Il processore lo hanno fatto loro e quindi sapranno dove mettere le mani

- Il baco sul ganged mode. Il workaround suggerito in quel PDF disabilita la scrittura parziale delle linee di cache. Se deve scrivere pochi bytes, dovrà prima leggere la linea di cache, modificare i bytes e riscrivere tutta la linea di cache. Anche questo penalizza le prestazioni. Anche di molto se il codice fa tante piccole scritture.

In definitiva lo step B2 è UN CATORCIO per questi due BUGS...

Aspettiamo con fiducia lo step B3...

questo potrebbe spiegare il perkè la latenza della memoria dei phenom è così alta....se ogni volta ke devono tradurre un virtual address devono accedere alla page table stiamo freschi.... ma il bug è presente su tutti i TLB o solo sul lvl3 tlb?

[The3DProgrammer]

mi hai risposto ancora prima che ti facessi la domanda