[Thread Ufficiale] Aspettando Bulldozer *leggere prima pagina con attenzione*

[greeneye]

E' uscito il primo dicumento ufficiale di bulldozer!

Software Optimization Guide for AMD Family 15h Processors

Vediamo cosa ne pensano i cervelloni del thread.

[greeneye]

....cavolo con tutte queste ottimizzazioni se non va un 40% in più del k10 non so più cosa pensare...

[NiubboXp]

Originariamente inviato da Labview

Visto e controllato nel dettaglio, tale bios "first release" è una fotocopia degli attuali bios AM3... Per BD si deve attendere le prossime rev.

traduzione per i niubbi? da quello che ho capito i primi bios am3+ sono uguali a quelli am3 e per attendere bios che sfruttino al meglio bd bisognerà aggiornarli in futuro... è corretto?


@capitan è vero a quello non ci avevo pensato

[paolo.oliva2]

Originariamente inviato da greeneye

E' uscito il primo dicumento ufficiale di bulldozer!

Software Optimization Guide for AMD Family 15h Processors

Vediamo cosa ne pensano i cervelloni del thread.

Grande!!! Credo ci sarà da spulciare parecchio. Io l'ho guardato e per quello che ci ho capito, potevo pure leggerlo al contrario

Comunque mi sembra che si stia movendo tutto, l'abolizione NDA potrebbe essere vicina. Penso che chiunque competente in materia che legga il Software Optimations Guide, possa capire subito cosa possa fare BD più del K10.

L'ultima versione di AIDA ha i bench con il supporto AVX. Scaricato ed operativo.

[Danckan]

mha... se non erro i processori saranno lanciati fra 2 mesi precisi in commercio. Togliere l'NDA con tale anticipo significherebbe dare troppo vantaggio a intel per prepararsi a eventuali contromosse.

Ipotizzo la fine dell'NDA verso i primissimi di Giugno imho.

[digieffe]

2.10.2 Integer Execution Unit
There are four integer execution units per core. Two units which handle all arithmetic, logical and
shift operations (EX). And two which handle address generation and simple ALU operations
(AGLU). Figure 2 shows a block diagram for one integer cluster. There are two such integer clusters
per compute unit.

AGLU!!!!


EDIT: Macro-ops are broken down into micro-ops in the schedulers. Micro-ops are executed when their
operands are available, either from the register file or result buses. Micro-ops from a single operation
can execute out-of-order. In addition, a particular integer pipe can execute two micro-ops from
different macro-ops (one in the ALU and one in the AGLU) at the same time


se non va forte non saprei cosa pensare !!!!

[Pihippo]

Originariamente inviato da greeneye

E' uscito il primo dicumento ufficiale di bulldozer!

Software Optimization Guide for AMD Family 15h Processors

Vediamo cosa ne pensano i cervelloni del thread.

Ciao
Bellissimo documento!
Grazie per la segnalazione

[digieffe]

L1 DTLB has been increased to 64M for AMD Family 15h Models 10h-1fh processors. For
AMD Family 15h models 20h to 2fh processors, the L1 DTLB size has increased from 32 entries to
64 entries.

due famiglie??? una server ed una desktop? o cosa???

edit: la cache l3 si può unificare solo su piattaforme selezionate???

[Pihippo]

Ragazzuoli.
C'è qualcosa che non mi convince: Quello che il manuale tecnico chiama cores o compute unit sono veri e propri moduli. Altrimenti Bd sarebbe un 2 way cores.

Originariamente inviato da NiubboXp

traduzione per i niubbi? da quello che ho capito i primi bios am3+ sono uguali a quelli am3 e per attendere bios che sfruttino al meglio bd bisognerà aggiornarli in futuro... è corretto?

Esatto, i produttori di MB AM3+ attualmente utilizzano bios privi di supporto BD, questa scelta penso sia dovuta oltre al fatto dell'NDA, anche per non spiarsi a vicenda.
Nei bios sono presenti dei menù/sezioni privi di dati, questo vuol dire che verranno implementati in un secondo momento.
La stessa cosa è avvenuta con l'immissione di thuban sul mercato.

Ciao

[RoUge.boh]

non ci capisco nulla....

[digieffe]

Originariamente inviato da RoUge.boh

non ci capisco nulla....

Originariamente inviato da greeneye

E' uscito il primo dicumento ufficiale di bulldozer!

Software Optimization Guide for AMD Family 15h Processors

Vediamo cosa ne pensano i cervelloni del thread.

sto leggendo il documento e man mano esprimendo conferme (AGLU) e dubbi vari, sperando di ottenere spiegazioni da chi è più preparato.


Azzarardo alcune cose, sempre che non venga smentito

2.10.2 Integer Execution Unit
There are four integer execution units per core. Two units which handle all arithmetic, logical and
shift operations (EX). And two which handle address generation and simple ALU operations
(AGLU). Figure 2 shows a block diagram for one integer cluster. There are two such integer clusters
per compute unit.
.....
Macro-ops are broken down into micro-ops in the schedulers. Micro-ops are executed when their
operands are available, either from the register file or result buses. Micro-ops from a single operation
can execute out-of-order. In addition, a particular integer pipe can execute two micro-ops from
different macro-ops (one in the ALU and one in the AGLU) at the same time

sostanzialmente qui si conferma che le aglu sono in grado di eseguire non solo operazioni di calcolo di indirizzi ma anche aritmetico-logiche semplici il che dovrebbe significare che se non ci sono calcoli di indirizzzi in corso si possono utilizzare per altro (EDIT: anche provenienti da macro-ops diverse).
Questa flessibilità dovrebbe sopperire alla terza unità soppressa rispetto al k10 ed addirittura incrementare l'ipc degli interi scalari. (agli esperti la parola)

[capitan_crasy]

Originariamente inviato da Labview

Esatto, i produttori di MB AM3+ attualmente utilizzano bios privi di supporto BD, questa scelta penso sia dovuta oltre al fatto dell'NDA, anche per non spiarsi a vicenda.
Nei bios sono presenti dei menù/sezioni privi di dati, questo vuol dire che verranno implementati in un secondo momento.
La stessa cosa è avvenuta con l'immissione di thuban sul mercato.

Ciao

Oppure non hanno ancora per le mani le CPU sample per i BIOS e la documentazione tecnica di BD, spacciando una tolleranza elettrica al socket AM3+ come compatibilità assoluta...
Questa faccenda sta assomigliando sempre di più ad una scenetta di Benny Hill...

[Pihippo]

Originariamente inviato da digieffe

sto leggendo il documento e man mano esprimendo conferme (AGLU) e dubbi vari, sperando di ottenere spiegazioni da chi è più preparato.


Azzarardo alcune cose, sempre che non venga smentito

2.10.2 Integer Execution Unit
There are four integer execution units per core. Two units which handle all arithmetic, logical and
shift operations (EX). And two which handle address generation and simple ALU operations
(AGLU). Figure 2 shows a block diagram for one integer cluster. There are two such integer clusters
per compute unit.
.....
Macro-ops are broken down into micro-ops in the schedulers. Micro-ops are executed when their
operands are available, either from the register file or result buses. Micro-ops from a single operation
can execute out-of-order. In addition, a particular integer pipe can execute two micro-ops from
different macro-ops (one in the ALU and one in the AGLU) at the same time

sostanzialmente qui si conferma che le aglu sono in grado di eseguire non solo operazioni di calcolo di indirizzi ma anche aritmetico-logiche semplici il che dovrebbe significare che se non ci sono calcoli di indirizzzi in corso si possono utilizzare per altro (EDIT: anche provenienti da macro-ops diverse).
Questa flessibilità dovrebbe sopperire alla terza unità soppressa rispetto al k10 ed addirittura incrementare l'ipc degli interi scalari. (agli esperti la parola)

Ciao
C'è una flessibilità maggiore, ma leggendo l'appendice B pare che le Aglu intervengano ad eseguire la metà di una op fastpath double, intendendo con essa una istruzione che viene decodificata in 2 op da eseguire. Detto ciò, una Alu esegue una micro op e la Aglu l'altra micro op della op iniziale, da quella tabella questo pare sia il caso di poche istruzioni a dire il vero Ovvero CALL, LEA ed altra robettina. A quanto pare un add non lo possono fare. Questo è spiegabile dal fatto che si incasinerebbero con i flag dei registri. Almeno penso.

[digieffe]

Originariamente inviato da Pihippo

Ciao
C'è una flessibilità maggiore, ma leggendo l'appendice B pare che le Aglu intervengano ad eseguire la metà di una op fastpath double, intendendo con essa una istruzione che viene decodificata in 2 op da eseguire. Detto ciò, una Alu esegue una micro op e la Aglu l'altra micro op della op iniziale, da quella tabella questo pare sia il caso di poche istruzioni a dire il vero Ovvero CALL, LEA ed altra robettina. A quanto pare un add non lo possono fare. Questo è spiegabile dal fatto che si incasinerebbero con i flag dei registri. Almeno penso.

peccato sono arrivato solo ora all'app. B.; purtroppo non conosco i cicli neccessari su k10 per le istruzioni... qualcuno nota dei miglioramenti?

[Ren]

C'è un piccolo limite anche nel cluster FPU. Lo slot del FMAC viene condiviso con la permute unit.
Pare che la L3 assomigli alla victim cache degli alpha.

[Athlon]

Originariamente inviato da greeneye

E' uscito il primo dicumento ufficiale di bulldozer!
Software Optimization Guide for AMD Family 15h Processors
Vediamo cosa ne pensano i cervelloni del thread.

ho spulciato un pochino il documento , ci sono alcune cose che non so se sono innovazione di BZ o se esistevano gia' prima , qualcuno puo' darmi una mano?

----------pagina 40 ---------------------
A data prefetcher.
Prefetched data is held in the memory controller itself and is not speculatively filled into the L1, L2,
or L3 caches. This prefetcher is able to capture both positive and negative stride values (both unit and
non-unit) of cache-line size, as well as some more complicated access patterns.
---------------------------------------------

[Pihippo]

Originariamente inviato da digieffe

peccato sono arrivato solo ora all'app. B.; purtroppo non conosco i cicli neccessari su k10 per le istruzioni... qualcuno nota dei miglioramenti?

Ciao
Bisogna precisare che il documento è abbastanza confusionario, e magari non sarà la revisione definitiva. Troppi impastrocchiamenti del tipo confusione fam 10h con fam 15h.
Le latenze delle int paiono essere uguali (non c'ho perso molto tempo) alcune delle fpu invece sono di circa il 100% più lente.
Ci sono delle cosuccie che proprio non mi piacciono però tutte le SSe3 sono microcodificate, le quali sono operazioni aritmetiche di tipo orizzontale usate per gli Array di strutture, e dunque sono molto lente.

[paolo.oliva2]

Originariamente inviato da Danckan

mha... se non erro i processori saranno lanciati fra 2 mesi precisi in commercio. Togliere l'NDA con tale anticipo significherebbe dare troppo vantaggio a intel per prepararsi a eventuali contromosse.

Ipotizzo la fine dell'NDA verso i primissimi di Giugno imho.

Giugno è una data che gira in internet, ma per quanto possa essere giusta, è comunque basata su ipotesi, nulla a che vedere con una data rilasciata ufficialmente da AMD, la quale continua a riportare Q2 2011, cioè 1° aprile-30 giugno.

Per quanto improbabile, a me vedere il fermento fa piacere perché potrebbe essere il preludio ad una disponibilità prima di giugno. Non mi ricordo perfettamente, ma di solito quel documento esce quasi in contemporanea al procio. Anzi... mi sembra che con il Phenom II è scappato circa 20-30 giorni prima e idem per il Thuban. Se la data fosse il 15 giugno per BD, saremmo 2 mesi prima... mi sembrano troppini.

Onestamente, troverei improbabile che AMD rinunci a 1-2 mesi di vendite di BD (se fosse già in produzione in volumi) unicamente per far coincidere il lancio con un evento internazionale. Non a caso, Llano risulterebbe in distribuzione ORA (ai produttori di portatili) anche se la stessa voce che riporta BD per i primi di giugno lo riportava a fine giugno. Concordo che Llano portatile non è Llano desktop, ma i proci portatili sul 40nm TSMC non sono di certo stati consegnati a settembre 2010 per risultare in commercio a gennaio 2011. Quindi, secondo me, questo anticipo di quasi 3 mesi sulle date circolanti in rete (i primi di aprile invece di fine giugno) potrebbe significare qualche cosa anche sul versante BD.

[SwatMaster]

Originariamente inviato da paolo.oliva2

Giugno è una data che gira in internet, ma per quanto possa essere giusta, è comunque basata su ipotesi, nulla a che vedere con una data rilasciata ufficialmente da AMD, la quale continua a riportare Q2 2011, cioè 1° aprile-30 giugno.

Per quanto improbabile, a me vedere il fermento fa piacere perché potrebbe essere il preludio ad una disponibilità prima di giugno. Non mi ricordo perfettamente, ma di solito quel documento esce quasi in contemporanea al procio. Anzi... mi sembra che con il Phenom II è scappato circa 20-30 giorni prima e idem per il Thuban. Se la data fosse il 15 giugno per BD, saremmo 2 mesi prima... mi sembrano troppini.

Onestamente, troverei improbabile che AMD rinunci a 1-2 mesi di vendite di BD (se fosse già in produzione in volumi) unicamente per far coincidere il lancio con un evento internazionale. Non a caso, Llano risulterebbe in distribuzione ORA (ai produttori di portatili) anche se la stessa voce che riporta BD per i primi di giugno lo riportava a fine giugno. Concordo che Llano portatile non è Llano desktop, ma i proci portatili sul 40nm TSMC non sono di certo stati consegnati a settembre 2010 per risultare in commercio a gennaio 2011. Quindi, secondo me, questo anticipo di quasi 3 mesi sulle date circolanti in rete (i primi di aprile invece di fine giugno) potrebbe significare qualche cosa anche sul versante BD.

Speriamo, cavolo...
Io stanotte ho sognato che mia madre tirava fuori un BD otto-core dal frigorifero.