Nfrce2 memory tweak

[shodan]

Ciao a tutti ragazzi!
Girando un po' per la rete ho trovato questo thread che parla di alcuni esperimenti fatti per ottenere il meglio dal doppio memory controlle del chipset Nforce2.
Non si tratta di elevati incrementi, anzi sono piuttosto ridotti, però credo che la cosa possa interessare a molti di noi!

Ecco il link...
http://www.amdforums.com/showthread.php?threadid=237991

CIAO!

[MiKeLezZ]

Funziona anche se non si ha un chipset nforce 2

[shodan]

Originariamente inviato da MiKeLezZ
Funziona anche se non si ha un chipset nforce 2

Be si teoricamente dovrebbe essere applicabile a qualsiasi chipset...

[Peach1200]

...interessante... farò anch'io qlc test!!

[dfruggeri]

Ho fatto un pò di test con Sandra con ram impostata a 3-3-2.5 con fsb a 212 (il max per le mie povere Samsung pc2700!) cambiando solo il valore del tras di cui si parla nel thred e devo dire che il max delle prestazioni non l'ho con 11 ma con 10......ovvio che si parla sempre di miglioramenti irrisori tipo 10/15 punti nell'ALU e nell'FPU ma provare non costa nulla.
Per la cronaca con il nuovo Sandra 2004 registro 3.223/3.017!


ciaooooo


p.s: chi aveva letto la mia risposta prima della modifica si accorgerà subito di come sia cambiata infatti avevo scritto che effettivamente con il Tras a 11 le prestazioni erano migliori....peccato solo che dopo mi sono accorto che non era 11 ma 10!!!!

[teoprimo]

qualcuno che spiega la cosa a livello tecnico????
perchè questi miglioramente si possono solamente rilevare nei 200mhz???il numero di cicli per clock????
grazie millel!!!

[TNR Staff]

Hm..si







Bisogna xò vedere se col salire o scendere di frequenza deve salire o scendere pure questo valore...notate l'ultimo grafico.

[TNR Staff]

Originariamente inviato da dfruggeri
Ho fatto un pò di test con Sandra con ram impostata a 3-3-2.5 con fsb a 212 (il max per le mie povere Samsung pc2700!) cambiando solo il valore del tras di cui si parla nel thred e devo dire che il max delle prestazioni non l'ho con 11 ma con 10......ovvio che si parla sempre di miglioramenti irrisori tipo 10/15 punti nell'ALU e nell'FPU ma provare non costa nulla.
Per la cronaca con il nuovo Sandra 2004 registro 3.223/3.017!

Sei in dual channel?

[TNR Staff]

Qui ci sono dei test,li potete trovare anke nel link di cui sopra,i valori in grassetto sono i migliori

(scusate la lunghezza)

100 MHz 2-2-2 (The varible is obviously tRAS)

2-782
3-782
4-782
5-782
6-782
7-816
8-799
9-799
10-799
11-799
12-799
13-782
14-767
15-782

133 MHz 2-2-2

2-1003
3-1003
4-1003
5-1003
6-1023
7-1065
8-1065
9-1043
10-1043
11-1043
12-1043
13-1023
14-1003
15-1003

150 MHz 2-2-2

2-1129
3-1129
4-1129
5-1129
6-1129
7-1151
8-1174
9-1174
10-1174
11-1174
12-1174
13-1151
14-1129
15-1129

166 MHz 2-2-2

2-1254
3-1254
4-1254
5-1254
6-1254
7-1279
8-1304
9-1304
10-1304
11-1304
12-1304
13-1279
14-1254
15-1254

200 MHz 2-2-2

2-1478
3-1478
4-1478
5-1478
6-1478
7-1505
8-1535
9-1535
10-1565
11-1565
12-1565
13-1535
14-1505
15-1505

Sarebbe da provare sopra i 200 mhz

[MiKeLezZ]

http://www.mushkin.com/mushkin/pop-up/latencies.htm

"Memory, in many ways is like a book, you can only read after opening a book to a certain page and paragraph within that particular page. The RAS Pulse Width is the time until a page can be closed again. Therefore, just by definition, the minimum tRAS must be the RAS-to-CAS delay plus the read latency (CAS delay). That is fine for FPM and EDO memory with their single word data transfers. With SDRAM, memory controllers started to output a chain of four consecutive quadwords on every access. With DDR, that number has increased to eight quadwords that effectively are two consecutive bursts of four.

Now imagine someone closes the book you are reading from in the middle of a sentence. Right in your face! And does it over and again. This is what happens if tRAS is set too short. So here is the really simple calculation: The second burst of four has at least to be initiated and prefetched into the output buffers (like you get a glimpse at the headline in a book) before you can close the page without losing all information. That means that the minimum tRAS would be tRCD+CAS latency + 2 cycles (to output the first burst of four and make way for the second burst in the output buffers).

Any tRAS setting lower tRCD + CAS + 2 cycles will allow the memory controller to close the page “in your face!” over and again and that will cause a performance hit because of a truncated transfer that needs to be repeated. Along with those hassles comes the self-explanatory risk for data corruption. That one is not a real problem as long as the system is kept running but in case it is shut down and the memory content is written back to the hard disk drive, the consequences can be catastrophic. For the drive, that is."

So in theory running 2-2-2-5 is slower than 2-2-2-6. The ideal timings according to Mushkin works out to be:

CAS+tRCD+2 = tRAS

Examples:

2 CAS + 2 tRCD + 2 = 6 (2-2-2-6)

2 CAS + 3 tRCD + 2 = 7 (2-3-3-7)


Più chiaro di così!

ByeZ. (e grazie dell'info!)

[TNR Staff]

Tradotto in italiano nn faceva schifo xò

[MiKeLezZ]

Originariamente inviato da MiKeLezZ
"Memory, in many ways is like a book, you can only read after opening a book to a certain page and paragraph within that particular page. The RAS Pulse Width is the time until a page can be closed again. Therefore, just by definition, the minimum tRAS must be the RAS-to-CAS delay plus the read latency (CAS delay). That is fine for FPM and EDO memory with their single word data transfers. With SDRAM, memory controllers started to output a chain of four consecutive quadwords on every access. With DDR, that number has increased to eight quadwords that effectively are two consecutive bursts of four.

La memoria in molti sensi è simile ad un libro, dopo aver aperto un libro puoi solo leggere una delle due pagine e un certo paragrafo entro quello pagina. Il RAS Pulse Width è il tempo di quanto una pagina puo' restare aperta prima che venga chiusa. Quindi, per definizione, il valore minimo di tRAS deve essere il RAS-to-CAS delay più la latenza di lettura (il CAS delay). Questo può andare bene per FPM e EDO memorie che permettono un trasferimento di dati di una singola parola per volta. Con la SDRAM, i controller di memoria hanno cominciato a elargire una catena di 4 consecutive quadriparole che, alla fin fine, sono due consecutive raffiche di quattro parole.

Now imagine someone closes the book you are reading from in the middle of a sentence. Right in your face! And does it over and again. This is what happens if tRAS is set too short. So here is the really simple calculation: The second burst of four has at least to be initiated and prefetched into the output buffers (like you get a glimpse at the headline in a book) before you can close the page without losing all information. That means that the minimum tRAS would be tRCD+CAS latency + 2 cycles (to output the first burst of four and make way for the second burst in the output buffers).

Ora immagina che qualcuno chiuda il libro che stai leggendo (ne parlavamo prima) proprio mentre sei a metà di una frase. Di botto! E lo rifà ancora e ancora. Questo è quello che succede se il tRAS è settato troppo basso. Quindi ecco qua un semplice calcolo: la seconda raffica di quattro parole deve essere almeno richiamata ed estratta dalla memoria per essere mandata alla cache della cpu prima che la pagina venga chiusa, evitando così di dover perdere tutte le informazioni (in un certo senso è come se tu dessi un'occhiata al capoverso di un libro). Questo significa che il minimo valore di tRAS dovrà essere tRCD+Cas latency + 2 cicli (per far uscire la prima raffica di quattro parole ed instradare la seconda verso la cache).

Any tRAS setting lower tRCD + CAS + 2 cycles will allow the memory controller to close the page “in your face!” over and again and that will cause a performance hit because of a truncated transfer that needs to be repeated. Along with those hassles comes the self-explanatory risk for data corruption. That one is not a real problem as long as the system is kept running but in case it is shut down and the memory content is written back to the hard disk drive, the consequences can be catastrophic. For the drive, that is."
So in theory running 2-2-2-5 is slower than 2-2-2-6. The ideal timings according to Mushkin works out to be:
CAS+tRCD+2 = tRAS

Ogni valore di tRAS minore di tRCD + CAS + 2 cicli consentirà al controller di memoria di chiudere la pagina "di botto!" ancora e ancora e questo causerà un calo di prestazioni a causa dei trasferimenti troncati che necessiteranno di essere ripetuti. Oltre a queste cose poco simpatiche c'è il rischio, che si commenta da solo, della "corruzione dati". Questo non è un grosso problema fintanto che il sistema è mantenuto in esecuzione ma nel caso in venisse spento e il contenuto della memoria dovesse esser quindi riscritto nuovamente nell'hard disk, le conseguenze potebbero essere tragiche. Per il disco, ovvio."
Quindi in teoria dei timings a 2-2-2-5 sono peggiori che a 2-2-2-6 . La configurazione ideale, seguendo i principi dettati da Mushkin, dovrebbe essere: tRAS = CAS+tRDC+2 .


E' tardi l'ho tradotto un po' a cazzuola però dovrebbe esser chiaro! Spero possa esser d'aiuto a molti di voi..
ByeZ.

[dfruggeri]

Originariamente inviato da TNR Staff
Sei in dual channel?

YES!....2 banchi da 256mb l'uno di Samsung pc2700!


ciaooo

[dfruggeri]

Beh se si considera ciò che dice Mushkin nel mio caso il Tras dovrei settarlo a:

3+2,5+2=7,5

Quindi o a 7 o a 8 peccato solo che avendo eseguito tutte le prove con il Tras da 5 a 15 la soluzione più performante si sia rivelata come ho già detto 10!!!


ciaoooo

[shodan]

Originariamente inviato da dfruggeri
Beh se si considera ciò che dice Mushkin nel mio caso il Tras dovrei settarlo a:

3+2,5+2=7,5

Quindi o a 7 o a 8 peccato solo che avendo eseguito tutte le prove con il Tras da 5 a 15 la soluzione più performante si sia rivelata come ho già detto 10!!!


ciaoooo

Be' dalle prove effettuate nel thread linkato c'è un tentativo di spiegazione anche a questo, solo che non la ricordo! Se non ricordo male in pratica il calcolo appena fatto deve essere corretto in funzione della frequenza di clock del bus...
Mi spiace essere così impreciso ma quel thread l'ho letto diverse settimane fa, anche se mi sono ricordato di postarlo solo ora...

CIAO!

[felixmarra]

non è che ci abbia capito molto

Per capirci, se le mie ram sono settate adesso con 5 2 2 2 questo non è la configurazione migliore? Dovrebbero essere settate a 6 2 2 2 ???

Ma questo indipendente dal bus?

[MiKeLezZ]

Originariamente inviato da felixmarra
non è che ci abbia capito molto

Per capirci, se le mie ram sono settate adesso con 5 2 2 2 questo non è la configurazione migliore? Dovrebbero essere settate a 6 2 2 2 ???

Ma questo indipendente dal bus?

So far I have concluded as a supposed fact that CAS and tRCD effect the optimal tRAS setting. I say "supposed" because I would like other people to confirm my results. Also, through the relationship between clock frequency and optimal tRAS setting, I propose the following equation for getting a range of tRAS values:

tRCD + CAS + 30ns to 40ns = Optimal tRAS (always round up)

Exemples:

For 2-2-2 @ 200 MHz
2+2+6to8= 10 to 12

For 2.5-3-3 @ 190 MHz
3+2.5+5to8= 11 to 14

For 2-2-2 @ 150 MHz
2+2+5to6= 9 to 10

For 2-2-2 @ 100 MHz
2+2+3to4= 7 to 8

[felixmarra]

Adesso è proprio più chiaro... come ho fatto a non arrivarci prima...

Non vorrei stressare, ma non capisco il concetto che ci sta alla base! Poi quel valore tipo "6to8" o "5to8"... ok, sono intervalli, ma da dove prendere gli estremi?

[MiKeLezZ]

Originariamente inviato da felixmarra
Adesso è proprio più chiaro... come ho fatto a non arrivarci prima...

Non vorrei stressare, ma non capisco il concetto che ci sta alla base! Poi quel valore tipo "6to8" o "5to8"... ok, sono intervalli, ma da dove prendere gli estremi?

I valori sono presi da questo: tRCD+CAS+(30ns to 40ns)=tRAS .

Originariamente la formula dovrebbe esser stata "tRCD+CAS+2=tRAS " ma il valore "2" è un valore finito che descrive una frazione di tempo e che quindi cambia a seconda della velocità delle RAM, aumentando con l'aumento di frequenza.

[shodan]

Originariamente inviato da MiKeLezZ
So far I have concluded as a supposed fact that CAS and tRCD effect the optimal tRAS setting. I say "supposed" because I would like other people to confirm my results. Also, through the relationship between clock frequency and optimal tRAS setting, I propose the following equation for getting a range of tRAS values:

tRCD + CAS + 30ns to 40ns = Optimal tRAS (always round up)

Exemples:

For 2-2-2 @ 200 MHz
2+2+6to8= 10 to 12

For 2.5-3-3 @ 190 MHz
3+2.5+5to8= 11 to 14

For 2-2-2 @ 150 MHz
2+2+5to6= 9 to 10

For 2-2-2 @ 100 MHz
2+2+3to4= 7 to 8

Ottimo! Hai preso proprio il "pezzo" a cui alludevo prima giustificando un rapporto tra i valori di tRAS e la frequnza del FSB.
Ora non resta che fare qualche prova e vedere se questa formula è corretta...

CIAO!