[Thread Ufficiale] Aspettando ZEN

[Free Gordon]

Ma infatti!

[Radeon80]

http://dresdenboy.blogspot.it/2016/0....html?spref=tw

Nuove info su Zen.

[bjt2]

Originariamente inviato da Radeon80

http://dresdenboy.blogspot.it/2016/0....html?spref=tw

Nuove info su Zen.

L'avevo lette ieri sera durante la pausa della partita... Volevo scrivere qualcosa, ma la partita ha avuto la meglio...

Dunque:
1) Conferma che la cache L0 è per le uops.
2) Checkpointing, ossia recupero più veloce in caso di predizione salto errata
3) Ricompaiono gli FMAC (per qualche ragione si era speculato che lo FMAC era fatto con addizione e moltiplicazione unite tra loro e quindi occupavano due pipeline) e si specifica meglio la FPU: più potente di quello che si pensava
4) I thread dovrebbero essere 2, ma la buona notizia è che se la cache L0 è veramente 4KB, c'è più del doppio di cache rispetto ad INTEL... Considerando anche che le MOPS AMD sono più espressive e ce ne vogliono di meno rispetto a INTEL...
5) Dall'analisi dei dati Dresdenboy dice che praticamente un core Zen è due front end con un solo back end. Credo voglia intendere che le risorse per i due thread siano di più rispetto ad INTEL e che quindi ci si deve attendere un alto guadagno dal secondo thread...
6) Compare il GMI link, utile per la comunicazione tra die (compreso probabilmente una eventuale GPU su die separato in una APU server)
7) Ci sono delle righe "reserved": Dresdenboy suppone che siano funzionalità gustose, tenute nascoste perchè la mailing list è pubblica. Dice così perchè sono in mezzo e non in coda e quindi non sono vere funzionalità riservate per il futuro, ma semplici funzionalità implementate, ma tenute nascoste... Per ora...
8) Non ho capito cosa sia il FUSE subsystem, ma il nome è gustoso...
9) Stack cache: cache separata per i dati stack: più per questioni di risparmio energetico che per le maggiori prestazioni
10) Modulo di gestione della paginazione a 4 vie: probabilmente 1 dati e 1 istruzioni per ognuno dei thread, ma il patent menzionato parla anche di riordinamento delle operazioni di memoria. Probabilmente questo le rende più efficienti...
11) La FPU è 128 bit. Ciò si deduce dal fatto che le istruzioni AVX 256 bit sono double (2 MOPS) e le altre single.
12) La FPU può fare per ogni ciclo 2FADD+2FMUL o 2FADD+2FMAC. Se sono stati inteligenti le 2FMAC possono fare anche FADD e quindi si hanno fino a 4 addizioni a 128 bit per ciclo o 2 a 256 per ciclo. Non male.
13) Si consiglia di disabilitare il prefetcher software: o quello hardware è molto buono, oppure c'è interferenza ed è meglio disabilitare quello software
14) Cache L1 con latenza 4 e 2 letture e una scrittura (a 128 bit?) per ciclo
15) In futuro riparlerà più in dettaglio della FPU...

Ottime notizie!

[Free Gordon]

Il DATA frabric a 25GB/s per singolo link non è un pò poco?

Sarebbero 50GB su una config normale a doppio link, non mi pare moltissimo considerando la velocità delle ddr4 in config quad channel..o ho detto una cazzata?

[bjt2]

Originariamente inviato da Free Gordon

Il DATA frabric a 25GB/s per singolo link non è un pò poco?

Sarebbero 50GB su una config normale a doppio link, non mi pare moltissimo considerando la velocità delle ddr4 in config quad channel..o ho detto una cazzata?

Non sappiamo quanti link ci sono in una CPU. Avevo letto che la banda era 100GB/s, quindi 4x, nel documento del tizio del CERN...

[tuttodigitale]

BJT2 non c'è gusto, hai detto tutto tu

posto in prima prima pagina.

Originariamente inviato da bjt2

Ricompaiono gli FMAC (per qualche ragione si era speculato che lo FMAC era fatto con addizione e moltiplicazione unite tra loro e quindi occupavano due pipeline) e si specifica meglio la FPU: più potente di quello che si pensava

Non solo. Si era ipotizzato anche che non erano due coppie di pipeline, ma lo FMAC si potesse ottenere solo combinando la FP3 con la FP1 o con la FP0. Devo rivedere al rialzo le mie stime dell'ipc (in realtà già con la l0 avevo cambiato idea).

Originariamente inviato da bjt2

12) La FPU può fare per ogni ciclo 2FADD+2FMUL o 2FADD+2FMAC. Se sono stati inteligenti le 2FMAC possono fare anche FADD e quindi si hanno fino a 4 addizioni a 128 bit per ciclo o 2 a 256 per ciclo. Non male.

Credo che l'equivoco sia nata proprio perchè le FP0 e FP1 non erano in grado di eseguire le FADD singole...

[bjt2]

Considerando la cache L0 enorme rispetto ad INTEL, il checkpointing, le porte (ben 10), il potenziale per superare di gran lunga INTEL c'è...
Questa è solo la prima iterazione e si posiziona tra Broadwell e Skylake...
Zen+ dal grafico postato da AMD sembrava che non fosse un piccolo miglioramento (anche se graficamente poteva non essere in scala), ma penso che in Zen+ si può fare anche più del +5-6% che ha fatto Intel con Skylake...

Sempre che con lo step ufficiale non si incrementi ulteriormente l'IPC rispetto allo step A0 e non si superi INTEL già adesso...

Vedremo...

[bjt2]

Originariamente inviato da tuttodigitale

Credo che l'equivoco sia nata proprio perchè le FP0 e FP1 non erano in grado di eseguire le FADD singole...

Mi sembra una assurdità... Basta mettere il moltiplicando a 1 e si trasforma in una addizione...

[tuttodigitale]

Originariamente inviato da bjt2

Mi sembra una assurdità... Basta mettere il moltiplicando a 1 e si trasforma in una addizione...

Nella vecchia Patch non compariva nessun riferimento delle FADD per fp0 e fp1.
Ma il moltiplicatore ad uno, immagino attuato con un registro speciale, dovrebbe essere posto prima dello scheduler, ovvero con la FADD, sostituita da una FMA con il riferimento al registro in questione (chiedo ). In tal caso si rischia di fare un pasticcio, ovvero far diventare tutte le istruzioni FADD delle FMA...

[bjt2]

Originariamente inviato da tuttodigitale

Nella vecchia Patch non compariva nessun riferimento delle FADD per fp0 e fp1.
Ma il moltiplicatore ad uno, immagino attuato con un registro speciale, dovrebbe essere posto prima dello scheduler, ovvero con la FADD, sostituita da una FMA con il riferimento al registro in questione (chiedo ). In tal caso si rischia di fare un pasticcio, ovvero far diventare tutte le istruzioni FADD delle FMA...

Gli sviluppatori sono liberi di implementarla in vari modi: possono creare una MOP dove il moltiplicando è cablato a 1 stesso dentro la FMAC, ma poi si spreca un codice e si rende la FMAC più complicata, oppure, se ad esempio esistono registri speciali con le costanti, come 0, 1, ecc, è il decoder che può mettere come moltiplicando uno di questi registri e usare la MOP della FMAC... Ci sono varie opzioni...

[digieffe]

Originariamente inviato da bjt2

Considerando la cache L0 enorme rispetto ad INTEL, il checkpointing, le porte (ben 10), il potenziale per superare di gran lunga INTEL c'è...
Questa è solo la prima iterazione e si posiziona tra Broadwell e Skylake...
Zen+ dal grafico postato da AMD sembrava che non fosse un piccolo miglioramento (anche se graficamente poteva non essere in scala), ma penso che in Zen+ si può fare anche più del +5-6% che ha fatto Intel con Skylake...

Sempre che con lo step ufficiale non si incrementi ulteriormente l'IPC rispetto allo step A0 e non si superi INTEL già adesso...

Vedremo...

In pratica con le info disponibili attualmente l'ipc di Zen sarebbe il 90-95% di skylake
Ed in ogni caso non meno del 90, o no?

[fraussantin]

Domanda nabba l'ipc( istruzioni per clock) di preciso in cosa consiste nei megahertz?

[bjt2]

Originariamente inviato da digieffe

In pratica con le info disponibili attualmente l'ipc di Zen sarebbe il 90-95% di skylake
Ed in ogni caso non meno del 90, o no?

Probabile

Originariamente inviato da fraussantin

Domanda nabba l'ipc( istruzioni per clock) di preciso in cosa consiste nei megahertz?

IPC e frequenza sono misure complementari. Le prestazioni sono date da IPC*frequenza. E' vero che una architettura ad IPC alto tenderà ad avere una frequenza minore a parità di processo e consumo, e viceversa, ma non sono collegati causalmente.

[fraussantin]

Originariamente inviato da bjt2

Probabile



IPC e frequenza sono misure complementari. Le prestazioni sono date da IPC*frequenza. E' vero che una architettura ad IPC alto tenderà ad avere una frequenza minore a parità di processo e consumo, e viceversa, ma non sono collegati causalmente.

E per capire esattamente che valore si intende per ipc .per dire l'ipc del 6700 quale è?
Ho googlato ma non ho trovato niente di preciso.

[Piedone1113]

Originariamente inviato da fraussantin

E per capire esattamente che valore si intende per ipc .per dire l'ipc del 6700 quale è?
Ho googlato ma non ho trovato niente di preciso.

Perchè l'ipc è misurato su un certo numero di software non standardizzato, prendilo come un valore generico della bontà di un'architettura, un'indicazione e non una misura precisa.

[fraussantin]

Originariamente inviato da Piedone1113

Perchè l'ipc è misurato su un certo numero di software non standardizzato, prendilo come un valore generico della bontà di un'architettura, un'indicazione e non una misura precisa.

Ok capito ...

[tuttodigitale]

Originariamente inviato da bjt2

Gli sviluppatori sono liberi di implementarla in vari modi: possono creare una MOP dove il moltiplicando è cablato a 1 stesso dentro la FMAC, ma poi si spreca un codice e si rende la FMAC più complicata, oppure, se ad esempio esistono registri speciali con le costanti, come 0, 1, ecc, è il decoder che può mettere come moltiplicando uno di questi registri e usare la MOP della FMAC... Ci sono varie opzioni...

Facevo appunto riferimento alla seconda opzione, e non mi pare questa gran genialata. . Meglio rendere capaci di eseguire le FADD, gli costa meno silicio (IMHO).
D'altra parte abbiamo avuto informazioni mancanti, lacunose e aberranti. Vuoi vedere che sono quattro FMAC, come ce li immaginavamo fin dall'inizio.

[tuttodigitale]

Originariamente inviato da digieffe

In pratica con le info disponibili attualmente l'ipc di Zen sarebbe il 90-95% di skylake
Ed in ogni caso non meno del 90, o no?

OGGI (domani si vedrà) penso che avremo:
IPC ST = SB
IPC MT= 95% Skylake
penso che lo scaling del SMT di AMD sia superiore.

[Free Gordon]

Ora tutto sta nel vedere se riescono ad uscire a ottobre 2016...

I 10nm di Intel per quando sono previsti?

[fraussantin]

Originariamente inviato da Free Gordon

Ora tutto sta nel vedere se riescono ad uscire a ottobre 2016...

I 10nm di Intel per quando sono previsti?

Se non escono entro 1 anno rischiano che intel abbia già fatto una serie nuova e sia già obsoleti .

Debbono sbrigarsi.