[Thread Ufficiale] Aspettando ZEN

[capitan_crasy]

Originariamente inviato da Ren

Non per fare il pignolo , ma SMT sta per Simultaneous multithreading. Questa slide non mi convince molto...

In che senso?
La provenienza è sicura e arriva direttamente dal CERN...
Clicca qui (minuto 12.30)

[marchigiano]

Originariamente inviato da Ren

Non per fare il pignolo , ma SMT sta per Simultaneous multithreading. Questa slide non mi convince molto...

vuol dire che due core fanno lo stesso lavoro, così giusto per sprecare energia

[Ren]

Originariamente inviato da epimerasi

Considera che è una slide di un talk tecnico del CERN.

https://cds.cern.ch/record/2128536?ln=ja (slide n 13)

Chi parla si occupa del datacenter e magari è abituato a pensare in termini di Symmetric Multi Processing (l'implementazione multiprocessore lato OS).

Potrebbe essere un semplice lapsus di questo tipo.

Forse si riferisce al fatto che in bulldozer la FPU era SMT ed i core int CMP, quindi asimmetrici.

Zen ha un SMT (Simultaneous multithreading) per tutte le unità di calcolo.

[Grizlod®]

Originariamente inviato da Ren

Non per fare il pignolo , ma SMT sta per Simultaneous multithreading. Questa slide non mi convince molto...

AMD, nelle sue slide ufficiali, scrive SMT, pur non specificando l'acronimo. Con ciò, non escludo lo chiamerà 'Simmetrical', anche per una differente implementazione dello stesso, pur perseguendo l'identico fine.
L'importante è che NON si debba (cioè le SH) programmare appositamente per esso, vale a dire che se il Sistema Operativo (in Monitoraggio Risorse):


per una CPU 8 core fisici, vedrà 16 Processori, sarà OK, viceversa, sarebbero [email protected] acidi veramente. IMHO.

[Ren]

Con 8 canali DDR4 si ritroveranno due socket distinti per server, così tanto per complicarsi la vita...

A questo punto l'octa-core monolitico credo sarà solo per AM4...

Se anche le CPU sono a 14nm, non vedo spazio per TSMC, il che è un bene soprattutto per i costi di layout.

[Free Gordon]

Originariamente inviato da fraussantin

Intel ha troppo potenziale( economico ,commerciale , e strategico) per far si che amd gli faccia le scarpe.

Quindi io non sono ottimista.
Se intel sta dormendo probabilmente è perche ha fonti attendibili che zen andrà come fiji

Se andasse come Fiji significherebbe un sostanziale pareggio... e credo che questa cosa andrebbe oltre ogni più rosea aspettativa di un qualunque AMD fan con un pò di sale in zucca...

[Free Gordon]

Originariamente inviato da gridracedriver

ma magari facesse con zen quello che ha fatto con fiji
sarebbe un mezzo miracolo!

ma infatti!

[batou83]

Originariamente inviato da Ren

Con 8 canali DDR4 si ritroveranno due socket distinti per server, così tanto per complicarsi la vita...

Nella news di hwupgrade si diceva che ogni processore (e quindi ogni socket) avrà singolarmente otto canali. L' opteron in sè è già double die quindi può gestire 2x4 canali.

[Ren]

Originariamente inviato da batou83

Nella news di hwupgrade si diceva che ogni processore (e quindi ogni socket) avrà singolarmente otto canali. L' opteron in sè è già double die quindi può gestire 2x4 canali.

Ed io che ho detto...

Zen avrà un socket per gli opteron monodie 4canali ed un altro tipo di socket per le versioni doppio die. Non credo che AMD sforni solo mostri da 32core (più le versioni di scarto).

Intel invece avrà un solo tipo di socket server, dato che è 4channel.

[epimerasi]

Originariamente inviato da batou83

Nella news di hwupgrade si diceva che ogni processore (e quindi ogni socket) avrà singolarmente otto canali. L' opteron in sè è già double die quindi può gestire 2x4 canali.

In realtà da quello ceh dice il tizio del CERN il singolo die va pensato come 4 die integrati in un unico pezzo di silicio.*
Saranno quindi 4 processori e un double channel per ogni processore.

Bisogna vedere cosa userà AMD per connettere i processori sullo stesso pezzo di silicio (ogni processore deve poter accedere alla memoria degli altri in qualceh modo passando tramite gli altri processori).


*stessa slide che abbiamo postato prima

[Ren]

Originariamente inviato da epimerasi

In realtà da quello ceh dice il tizio del CERN il singolo die va pensato come 4 die integrati in un unico pezzo di silicio.*
Saranno quindi 4 processori e un double channel per ogni processore.

Il tizio del Cern dice che è un dual die, ognuno da 16core.

[The_SaN]

Se saranno 2 die da 16+16 credo che ci sarà una netta separazione tra server e consumer.
Faccio fatica a credere che il processore desktop arrivi a 16+16...vedo molto più probabile un 8+8 con frequenze tra i 3.5-4.0GHz.

[ziobepi]

Il tizio del CERN ha fatto le slide con le stesse informazioni che abbiamo noi,
forse qualcuna in meno

[Ren]

Originariamente inviato da ziobepi

Il tizio del CERN ha fatto le slide con le stesse informazioni che abbiamo noi,
forse qualcuna in meno

Può essere dato che non ha azzeccato nemmeno la sigla esatta dell'SMT...

Se saranno 2 die da 16+16 credo che ci sarà una netta separazione tra server e consumer.
Faccio fatica a credere che il processore desktop arrivi a 16+16...vedo molto più probabile un 8+8 con frequenze tra i 3.5-4.0GHz.

Per desktop non credo useranno i doppi die.

[The_SaN]

Originariamente inviato da Ren

Per desktop non credo useranno i doppi die.

Esatto, quindi a quanto pare avremo 2 linee di produzione separate.
Un 8+8 monolitico per desktop e un 16+16 monolitico server, che avrà pure la versione 32+32 a doppio die.

[Ren]

Originariamente inviato da The_SaN

Esatto, quindi a quanto pare avremo 2 linee di produzione separate.
Un 8+8 monolitico per desktop e un 16+16 monolitico server, che avrà pure la versione 32+32 a doppio die.

Avere un doppio die significa sprecare spazio per l'interconnesione(aggiuntiva), inoltre aumentano i costi del package.

Su desktop AM4 i canali DDR4 sono due, quindi sembra ragionevole pensare al massimo ad una versione 8 core single die.

Sentendo il tizio del CERN ad oggi esiste un solo die da 16core con quad-channel DDR4. Unendo due die su un singolo socket/package abbiamo il 32core 8channel.

[tuttodigitale]

Originariamente inviato da Ren

Avere un doppio die significa sprecare spazio per l'interconnesione(aggiuntiva), inoltre aumentano i costi del package.

ma può essere anche l'unica strada percorribile. I Phenom, i primi quad core nativi, hanno avuto problemi non indifferenti anche per questo motivo.

Originariamente inviato da Ren

Su desktop AM4 i canali DDR4 sono due, quindi sembra ragionevole pensare al massimo ad una versione 8 core single die.

Premesso che l'ambito desktop è ampio. Ad oggi non sappiamo quale sia il concorrente di ZEN x8. AM4 è la piattaforma mainstream: è compatibile con APU da pochi spicci e sembrerebbe limitata a soli 95W.
Come diecevo qualche pagina dietro, nulla vieta ad AMD di destinare alla fascia alta del mercato una piattaforma quad-channel esattamente come fa Intel con il socket 2011. A pensarci bene si, deve offrire prestazioni adeguate per spingere gli acquirenti a versare 500+ euro per una a cpu. 12-16 core ZEN credo che possono bastare...

Originariamente inviato da Ren

Sentendo il tizio del CERN ad oggi esiste un solo die da 16core con quad-channel DDR4. Unendo due die su un singolo socket/package abbiamo il 32core 8channel.

Ti sarei grato, se postassi l'intervento, non lo trovo
INTEL anni fa ha commercializzato una soluzione MCM con 3 die dual core, con cache l3 da 16MB (pazzesco per l'epoca). Il problema è che i core usavano il front side bus, che diventava inevitabilmente un collo di bottiglia con configurazioni a 24 core. k10 nonostante i core in meno in configurazione quad-socket si faceva rispettare grazie all'hyperTransport

Non vorrei che il tizio abbia detto semplicemente che sarà una soluzione MCM come gli attuali Opteron.

E' più a titolo di curiosità. Se ZEN x16 vedrà la luce nel desktop, avere un die monolitico o due die separati non ci cambia niente.

Allora notizie più o meno ufficiose, affermano che:
Le proposte di AMD potrebbero avere un TDP massimo di 250W. APU, CPU o addirittura entrambi.

Le APU HPC si mormora che avrà 4 die, 2 X ZEN e 2 X GPU Polaris (e questo spiegherebbe perchè le gpu escono dagli stessi stabilimenti di ZEN...) collegate per tramite del nuovo bus. Questa notizia smonterebbe il die monolitico x16, a meno che AMD non abbia intenzione di fare APU 1xZEN e 3XGPU.

viene riportato che le soluzioni ZEN avranno un massimo di 8 core per chip. A chi credere?
http://wccftech.com/amd-zen-opteron-processor-32-core/

[Ren]

Se hai un die sotto i 300mm2 non è intelligente andare off-chip(die) con un bus serdes che consuma e occupa più area di un bus interno.

MCM evita di usare chip enormi che hanno rese imbarazzanti, ma aggiunge una voce di costo/watt che non è giustificata con chip piccoli (8core senza GPU).

Intel preferisce sfornare chip enormi che pagano dal punto di vista delle performance, ma costano uno sfacelo, inoltre sono costretti ad integrare quel aborto di homagent(ruba mm2) sopra i 10core.

[tuttodigitale]

@AceGranger
Nelle versioni da 10 e più core Haswell, sono presenti due memory controller dual channel. Da questo punto di vista, sembrerebbe Intel a frammentare di più le risorse , ma AMD si prende la rivincita (si fa per dire) con la partizione della cache l3, che richiede un'aumenta richiesta di bandwidth per mantenere la coerenza dei dati tra le stesse.

Possono nascere problemi, che sono per lo più di natura software, ma ZEN x8 consumer dovrebbe comunque essere una soluzione con un singolo IMC.

A questo livello di informazioni è prematuro dire con quale configurazione di core venga gestito l'octa channel.
Andiamo per ipotesi, solo per sviluppare un piccolo esempio.
Il die 16 core , è composto da 4 moduli, che li possiamo chiamare per semplicità T,X,Y,Z. e poniamo che alle singole coppie T-X e Y-Z fa capo un IMC dual channel (quad channel per die).
Ci potrebbero essere configurazioni del tipo 4+3+3+2, ma anche 4+4+4+0 (intel usa 8+4 e 10+8), l'importante è che venga istruito per bene il sistema operativo.
Deve essere consapevole che un core appartenente ad X non può accedere ad una locazione di memoria, se non attraverso i moduli Y-Z, e quindi farebbe bene ad usare uno dei core appartenenti a questo sottogruppo. E allo stesso tempo evitare, di assegnare un thread a minchçm. Ovviamente non è così semplice, è inevitabile che i core dovranno accedere a dati che possono leggere solo attraverso l'impegno di altri core, ma evita che ci sia una competizione diretta dei core che una condivisione delle risorse porta inevitabilmente con sé.

Ma ripeto non è la novità in sè, se non il fatto che mentre nelle soluzioni Intel (parlo dei die a 12 e 18 core) la partizione IMC/L3 è la medesima, sembrerebbe che AMD pone un ulteriore livello di distinzione, almeno che ad ogni modulo non faccia capo un singolo IMC single channel.

[Piedone1113]

Originariamente inviato da Ren

Se hai un die sotto i 300mm2 non è intelligente andare off-chip(die) con un bus serdes che consuma e occupa più area di un bus interno.

MCM evita di usare chip enormi che hanno rese imbarazzanti, ma aggiunge una voce di costo/watt che non è giustificata con chip piccoli (8core senza GPU).

Intel preferisce sfornare chip enormi che pagano dal punto di vista delle performance, ma costano uno sfacelo, inoltre sono costretti ad integrare quel aborto di homagent(ruba mm2) sopra i 10core.

Fino a poco tempo fa TSMC aveva come dimensione max 300mm2 per la produzione (mi sembra 308) confermi questo limite?