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#1 |
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Member
Iscritto dal: Dec 2003
Città: Parabiago (MI)
Messaggi: 206
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[VHDL] seno e coseno in virgola mobile
Devo realizzare un ALU floating-point in vhdl..
la cosa che mi da più problemi è come fare per il calcolo del seno e del coseno. Qualcuno mi saprebbe aiutare? |
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#2 |
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Senior Member
Iscritto dal: Apr 2000
Città: Vicino a Montecatini(Pistoia) Moto:Kawasaki Ninja ZX-9R Scudetti: 29
Messaggi: 53971
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Interessante...me lo sono sempre chiesto... Come si realizzano seno e coseno in una FPU ?
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#3 |
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Senior Member
Iscritto dal: Apr 2000
Città: Roma
Messaggi: 15625
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Normalmente per interpolazione, eventualmente in congiunzione con uno sviluppo di Taylor locale, credo.
Non è un argomento facile, ti consiglio di rivolgerti presso www.opencores.org per vedere se possono aiutarti. Hanno realizzato delle fpu e dei processor core "open source", forse puoi trovare qualche spunto. Però ti ripeto che _non_ è facile.
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0: or %edi, %ecx; adc %eax, (%edx); popf; je 0b-22; pop %ebx; fadds 0x56(%ecx); lds 0x56(%ebx), %esp; mov %al, %al andeqs pc, r1, #147456; blpl 0xff8dd280; ldrgtb r4, [r6, #-472]; addgt r5, r8, r3, ror #12 |
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#4 |
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Senior Member
Iscritto dal: Apr 2000
Città: Vicino a Montecatini(Pistoia) Moto:Kawasaki Ninja ZX-9R Scudetti: 29
Messaggi: 53971
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Ci sta che sia generati in aniera tabellare...e poi per interpolazione fra i due punti della tabella più vicini ?
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#5 |
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Senior Member
Iscritto dal: Apr 2000
Città: Roma
Messaggi: 15625
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E' un modo. Poi se al posto della semplice interpolazione usi uno sviluppo in serie locale, dovrebbe essere un _buon_ modo.
Farlo in vhdl però non è la cosa più divertente del mondo.
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0: or %edi, %ecx; adc %eax, (%edx); popf; je 0b-22; pop %ebx; fadds 0x56(%ecx); lds 0x56(%ebx), %esp; mov %al, %al andeqs pc, r1, #147456; blpl 0xff8dd280; ldrgtb r4, [r6, #-472]; addgt r5, r8, r3, ror #12 |
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#6 | |
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Member
Iscritto dal: Dec 2003
Città: Parabiago (MI)
Messaggi: 206
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Quote:
Ho appena scoperto che esiste un algoritmo chiamato CORDIC (COrdinate Rotation DIgital Computer). Qualcuno lo conosce? |
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#7 | |
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Senior Member
Iscritto dal: Apr 2000
Città: Roma
Messaggi: 15625
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Quote:
Sono tanti anni che non vedo il vhdl, bei ricordi...
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0: or %edi, %ecx; adc %eax, (%edx); popf; je 0b-22; pop %ebx; fadds 0x56(%ecx); lds 0x56(%ebx), %esp; mov %al, %al andeqs pc, r1, #147456; blpl 0xff8dd280; ldrgtb r4, [r6, #-472]; addgt r5, r8, r3, ror #12 |
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#8 | |
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Member
Iscritto dal: Dec 2003
Città: Parabiago (MI)
Messaggi: 206
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Quote:
CORDIC sembra promettente.. cerco di capirci qualche cosa. |
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#9 |
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Senior Member
Iscritto dal: Apr 2000
Città: Vicino a Montecatini(Pistoia) Moto:Kawasaki Ninja ZX-9R Scudetti: 29
Messaggi: 53971
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Io conosco solo Verilog...sorry
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#10 | |
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Senior Member
Iscritto dal: Jun 2002
Città: Firenze
Messaggi: 630
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Quote:
Su www.opencores.org ci sono core verilog/VHDL free, per esempio quello del CORDIC è: http://www.opencores.org/projects.cg...ordic/overview
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#11 |
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Bannato
Iscritto dal: Feb 2003
Messaggi: 947
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Ultima modifica di repne scasb : 03-02-2005 alle 16:18. |
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#12 |
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Senior Member
Iscritto dal: Apr 2000
Città: Vicino a Montecatini(Pistoia) Moto:Kawasaki Ninja ZX-9R Scudetti: 29
Messaggi: 53971
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Bello
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#13 | |
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Member
Iscritto dal: Dec 2003
Città: Parabiago (MI)
Messaggi: 206
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Quote:
Devo però ricorrere comunque a una tabella con dei valori precalcolati del seno., |
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#14 | |
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Member
Iscritto dal: Dec 2003
Città: Parabiago (MI)
Messaggi: 206
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Quote:
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#15 | |
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Senior Member
Iscritto dal: Jun 2002
Città: Firenze
Messaggi: 630
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Quote:
Ti invito nuovamente a dare un'occhiata al core su www.opencores.org, almeno per capire come hanno affrontato il problema.
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