Tecnologia resonant clock mesh nelle CPU AMD della famiglia Piledriver

[Redazione di Hardware Upg]

Link alla notizia: http://www.businessmagazine.it/news/...ver_40866.html

Grazie alla tecnologia resonant clock mesh, sviluppata da Cyclos Semiconductor, le future CPU AMD basate su architettura Piledriver potranno beneficiare di un contenimento del consumo addizionale rispetto a quanto attualmente disponibile

Click sul link per visualizzare la notizia.

[IlPanda]

Quindi in pratica il processore al posto di disperdere tutta la potenza ne riutilizzerebbe una parte per autoalimentarsi e ridurre i consumi?
Se è così sembra molto interessate .

[lucusta]

mha'! forse, ma in sostanza utilizzano gli stessi transistor come capacitori? e come?, perche' se si devono integrare altre cose, aumentando la superfice, non credo che il 10% di consumo in meno sia altrettanto proficuo rispetto ad un aumento prestazionale....

[Aegon]

Originariamente inviato da lucusta

mha'! forse, ma in sostanza utilizzano gli stessi transistor come capacitori? e come?, perche' se si devono integrare altre cose, aumentando la superfice, non credo che il 10% di consumo in meno sia altrettanto proficuo rispetto ad un aumento prestazionale....

Probabilmente, migliorando il processo produttivo, il die rimarrà inalterato. Sicuramente è meglio ridurre i consumi che aumentare le prestazioni (soprattutto in ambito server), visto che quelle sono sufficienti praticamente per qualsiasi cosa... anche per giocare.

10% sono in media, ma 24% di picco non son pochi (su 125W "riciclarne" 30 non è male).
Se poi consideri che Trinity sarà un processore mobile ancora meglio.

[LMCH]

Originariamente inviato da lucusta

mha'! forse, ma in sostanza utilizzano gli stessi transistor come capacitori? e come?, perche' se si devono integrare altre cose, aumentando la superfice, non credo che il 10% di consumo in meno sia altrettanto proficuo rispetto ad un aumento prestazionale....

No, i gate sono implicitamente delle capacitanze parassite.

Se ho compreso correttamente quello che intendono (potrei anche prendere una cantonata)
spiegando la cosa in modo molto spannometrico e grezzo (giusto per dare l'idea generale)
essenzialmente il circuito di distribuzione del clock (le linee su cui passa il segnale di clock) invece di essere modellato come una struttura ad albero che si dirama nel chip e finisce con resistenze di terminazione (non proprio ma spero che renda l'idea), viene invece modellato come una rete con maglie interconnesse (una "griglia").
A quel punto hai l'equivalente di un grosso circuito elettrico con vari anelli ecc. prevalentemente con resistenze (sulle linee e sui gate) e capacitanze (quelle parassite sui gate).
In pratica a questo punto se ti limiti a modellarlo come una rete hai "rozzamente" un grosso circuito RC con resistenze e capacitanze distribuite.
Fin qui nessun vero vantaggio.
Se su un circuito RC spari un segnale periodico, le capacitanze caricandosi e scaricandosi tendono a "smussarlo" tagliando principalmente le componenti alte di frequenza (filtro passa-basso).
Quelli di Cyclos hanno "aggiunto induttanze" sulla rete in modo da ottenere un circuito RLC.
Visto che le induttanze L tagliano le frequenze basse (filtro passa-alto) un RLC propriamente dimensionato (in questo caso scegliendo bene L) è un passa-banda (C "taglia in alto", L "taglia in basso" e solo in una certa banda intermedia il segnale viene smorzato relativamente poco).
Se il clock che viene fornito sta nella "banda intermedia" viene attenuato di meno ed il circuito RLC "aiuta a tenerlo pulito da frequenze spurie".
Il risultato è che per avere una certa qualità di segnale di clock si può usare una potenza inferiore (grazie al filtraggio dell'RLC distribuito).
Questo spiegato a spanne ed in modo molto grezzo, eh!
L'idea di base è "semplice" ma per realizzarla bisogna calcolare tratto per tratto come modificare il carico sulle linee tenendo conto di come poi si ripercuote su tutto il resto della rete e ragionare più in termini di linee di trasmissione che di "circuito elettrico semplice".

N.B. Ripeto, quello che ho scritto sopra serve giusto per dare l'idea di massima, probabilmente ho scritto roba che per un telecomunicazionista o un microelettronico sono semplificazioni eccessive e/o sbagliate.

[megawati]

No, in realtà evita proprio di disperdere potenza sul segnale di clock.
In pratica (per gli ingegneri elettronici :-) invece di inviare un segnale su linee di trasmissione terminate elettricamente, si crea un'onda stazionaria su una linea risonante con perdite, che sono comunque più basse della potenza necessaria nel primo caso.
I contro di questo sistema sono due: che variare dinamicamente la frequenza del clock diventa un pò più complicato e che un induttore integrato in un chip porta via TAANTO spazio prezioso... integrare un induttore su silicio (o su qualsiasi altro semiconduttore) non si fa praticamente mai, per questo motivo. Forse lo ricaveranno al di sotto dei transistor, annegato nel silicio del substrato? Mah.

[djfix13]

mah...al giorno d'oggi una CPU da 130W è troppo!
poi dire che degli induttori generino recupero di corrente è tutto da valutare...una sorta di cella di Peltier inversa forse darebbe risultati migliori

[coschizza]

In questo link spiegano abbastanza bene le basi di questa tecnologia

http://www.semiwiki.com/forum/conten...ter-specs.html

link diretto al PDF

http://www.cyclos-semi.com/pdfs/time...the_clocks.pdf

[Pleg]

Confermo quanto scritto da LMCH e megawati, non c'e' alcun "recupero di energia" ma solo uan diversa rete di trasmissione del clock, piu' efficiente.

Anch'io ho i dubbi espressi da megawati, e cioe':
* come fare a integrare gli induttori
* come gestire il frequency scaling dinamico

Immagino che la rete RLC renda piu' lento cambiare la frequenza, ma non saprei quantificare. Certo se ci mettesse es. 100ns a spegnere la rete, chissenefrega, tanto ci metti molto piu' tempo a far ripartire i PLL.

[LMCH]

Originariamente inviato da Pleg

* come fare a integrare gli induttori

Nel link indicato da coschizza sembra che vengano implementati come induttanze vere e proprie "a spirale" e che da soli si mangiano fino al il 5% dell'area del chip.

Originariamente inviato da Pleg

* come gestire il frequency scaling dinamico

Per questo ragionavo in termini di filtro, al di sotto della banda di frequenza ottimale serve più potenza per mantenere il segnale, ma visto che il vero consumo avviene sulle commutazioni di fronte, la cosa viene compensata in parte dal minor numero di commutazioni per unità di tempo al calare della frequenza.

L'idea mi sembra abbastanza chiara in questa immagine:
http://www.semiwiki.com/forum/conten...ycled.jpg.html

Mi ricorda un pò il discorso dei led.
Se alimenti un led direttamente consumi x.
Se invece lo spegni e lo accendi molto velocemente consumi la metà e visivamente invece sembra che resti sempre acceso (cyclos inductors = led, clock = occhio).

Interessante, però credo che se gli arm continuano a crescere come negli ultimi anni (i benchmark dello Snapdragon S4 sono impressionanti specialmente se si considera che ogni core consuma al massimo 0.75W) gli x86 spariranno da qualunque dispositivo alimentato a batteria.

[eliano]

Originariamente inviato da LMCH

Nel link indicato da coschizza sembra che vengano implementati come induttanze vere e proprie "a spirale" e che da soli si mangiano fino al il 5% dell'area del chip.



Per questo ragionavo in termini di filtro, al di sotto della banda di frequenza ottimale serve più potenza per mantenere il segnale, ma visto che il vero consumo avviene sulle commutazioni di fronte, la cosa viene compensata in parte dal minor numero di commutazioni per unità di tempo al calare della frequenza.

Se riuscissero ad implementare più induttori, più piccoli, da commutare dinamicamente al variare della frequenza senza perdite rilevanti, potrebbero risolvere il problema; inoltre N induttori più piccoli trovano posto più facilmente di uno grande nell'area del die.