[Thread Ufficiale] Aspettando le nuove CPU Intel

[mikael84]

Originariamente inviato da paolo.oliva2

Io ho una fantasia... che però tecnicamente non la reputerei tale.
E se Nova fosse sull'N3B?
A me ha fatto pensare una cosa. 1° annuncio, inizio 2025, Nova sull'N2P. Poi si passò sul 18A... e poi l'articolo di WCCFTEC ritorna a Nova 18A/N2P. Qui c'è un pri-pro-quo. Intel potrebbe anche aver fatto la produzione a rischio di Nova sull'N2P... ma se poi l'ha abbandonata a favore del 18A, di fatto oggi non avrebbe più disponibilità di volume N2P (catene tutte vendute fino al 2028), o anche se si, ridotta.
Il però è questo... sull'N3B TSMC, Intel ha già prodotto Arrow, e Nova, a grandi linee, è un 2X 285K come Tile CPU, con l'aggiunta di interposer per collegare i 2 CPU Tile + L4 in comune sui 2 CPU Tile + 4 CORE LE e grafica/NPU rivista e ottimizzazioni varie. Però, a grandi linee, Nova vedrebbe la sua stesura in parte già fatta con Arrow... e a questo aggiungiamoci:
AMD +50% core-count con passaggio all'N2P vs Intel +100% core-count. AMD + core-count per densità silicio N2P, ma silicio più costo a mm2, Intel raddoppio core-count = raddoppio area, ma N3B meno costoso... non so, ma potrebbe alla fine costare uguale... cioè Intel +100% core count = AMD +50% core-count.
Le prestazioni... calcolo semplice semplice... AMD dichiara ufficialmente +70% di Zen6 su Zen5 considerando tutto, cioè aumento di core-count, IPC, silicio. Intel, già +100% considerando 2x 285K, a cui si aggiungerebbero incremento IPC, affinamenti vari, L4 per FPS, TOPS, ecc.
Cosa perderebbe l'N3B TSMC vs N2P? Frequenze massime ed efficienza. L'efficienza in MT Nova la recupererebbe, perchè +100% di core-count vs Zen6 +50%, la performances MT la otterrebbe con il core-count maggiore... la frequenza ST, mettiamo -400MHz (Arrow refresh 5,8GHz vs N2P 6,2GHz, la differenza sarebbe del 7% scarso...) ma manca l'IPC nuovo di Nova vs Zen6.
Insomma... catene N3B aggiuntive disponibili... certamente non come con l'N2P. Lo sapete cosa mi ha fatto pensare? Un Nova 700W pressochè in linea con 2X Arrow 285K.

Qua in realtà ci sarebbe da discutere e l'osservazione che fai ha in parte delle fondamenta, in quanto il 18A è identico lato sram al TSMC 3nE non B.
Va però detto che intel con arrow ha usato densità estremamente basse per un 3NM, e nova avrà una tile attualmente (no bLLC) di circa 110mm2, contro i 117 di arrow, e oltre ad essere più piccolo, avrà i core più densi di transistor, quindi la CPU Tile, sarà per forza abbastanza più densa.

[paolo.oliva2]

https://www.notebookcheck.it/Nuova-f...1226693.0.html

Nuova fuga di notizie: Il consumo di energia di Intel Nova Lake sulle schede è spaventoso: emergono 496 W PL2 e 854 W PL4

Sono totalmente contrario a questi titoli... sono palesemente fuorvianti.

Nova è un prodotto desktop, e come tale, in configurazione X52, sfrutta i 2 Tile CPU per ottenere la prestazione CON UNA EFFICIENZA PIU' CHE DEGNA per il desktop (in rapporto al core-count... PL2-PL3 500W).

Dalle cifre trapelate sui limiti di potenza è subito chiaro che le CPU desktop dual-compute-tile Intel Nova Lake sono piuttosto esigenti. Con un PL1 di 150 W, un PL2 di 496 W, un PL3 di 498 W e un PL4 di 854 W, le CPU Intel Core Ultra 400 di fascia alta sembrano estremamente affamate di energia. L'Intel Arrow Lake Core Ultra 9 285Kper esempio, ha un PL1 di 125 W e un PL2 di 250 W. Il 14° generazione Core i9-14900K, una CPU da 6 GHz nota per l'abuso di energia, ha lo stesso valore PL1 e PL2 del Core Ultra 9 285K.

Basta fare un ipotetico *2 dai PL del 285K coerente con l'aumento del core-count.

285K PL1 125W - (250W se fosse *2) - Nova X52 (o X42) 150W
285K PL2 250W - (500W se fosse *2) - Nova X52 (o X42) 496W leggermente inferiore
PL3 498W di Nova mi da' l'idea di un settaggio per un uso continuativo, diciamo 500W che sfruttano il core-count dentro un'efficienza più che accettabile.
Il PL4 del 285K onestamente non lo conosco, ma dalle recensioni ho letto ~350W circa... quindi verrebbe 700W allineato al core-count di Nova, mentre lì riporta 854W, che è indubbiamente superiore.

Qui però bisogna fare una riflessione... Nova ha 32 core E, la cui frequenza max è più architetturale che di silicio. Portare un core E a frequenze superiori, non comporterebbe una diminuzione dell'efficienza comparabile ai core P a frequenze superiori... quindi (teoricamente) se +150W riguardassero esclusivamente i Core E, l'impatto sull'efficienza sarebbe marginale.

Il punto reale NON E' fino a quanto potrà consumare un Nova X52, ma quale sarà nel reale il rapporto consumo/prestazioni... ed è qui che ci si gioca tutto.
Quando si overclocca una CPU, ci sono i bench e c'è l'RS/DU, e nell'RS/DU ognuno fa i propri conti sulla convenienza tra aumento prestazione e consumi, costo mobo/dissipazione, ecc.

Personalmente i miei dubbi sono circa l'ibrido, nato per le mancanze silicio (meno densità e meno efficienza), ragioni per cui un Nova N2P/18A ibrido io non ce lo vedo (ed Intel mi può smentire )... un po' diverso se N3B/N3P.

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Solo le schede madri di fascia alta della serie 900 supporteranno la piena potenza delle CPU Nova Lake a 52 core di Intel

https://wccftech.com/only-high-end-9...ova-lake-cpus/

C'è un punto che è molto importante.

AMD.
Zen5 e Zen6 desktop socket AM5 - Zen5 e Zen6 Threadripper altro package con HIS MOLTO più grande, STRX4 e sWRX8.

Intel con NOVA.
Nova viene proposto con 1 CPU Tile oppure 2 CPU Tile, ma stesso package e socket con l'HEDT... quindi l'HIS è sempre lo stesso.

Ora... la fascia HEDT per cosa è specifica? Per carichi corposi è continuativi... quindi un Nova X52 + mobo W980 = HEDT, presumibile 500W continuativi (ed infatti PL2 e PL3 493W/498W)
Beh... la mobo Z990 è uguale alla mobo W980, tranne il supporto alle DDR ECC. Quindi il risultato qual'è? Che un Nova X52 DESKTOP a 500W sarebbe possibilissimo e raffreddabile con un AIO di fascia 360+

P.S.
Quando ero all'equatore, avevo un Zen3 3700X da 65W TDP (max 90W PPT) ed avevo anche un 1920X Threadripper da 180W PPT. Il tutto con tamb ~40° in stanza.
Il 3700X a 90W PPT avevo problemi con un AIO 240 4 ventole (mi pare arrivavo a 77°), il 1920X aveva una Tjmax di 65° e stava a 180W PPT dentro ai 65° con un raffreddamento Noctua ad aria... biventola.
Questo per dire che probabilmente sarà meno difficile raffreddare un Nova a 600W PPT che un Zen6 X24 AM5 a 400-450W.

P.S.2
Occhio ad un punto, importantissimo.
L'N4P (lo porto come esempio per i silici "moderni") ha una richiesta di Vcore/frequenza molto dipendente dalla temperatura CPU.
Esempio (vado a memoria): Con temp CPU 80°, con 260W sono a circa 5,5GHz, ma a 70° CPU, il consumo rimane 260W ma la frequenza sale +100MHz, sono a 5,6GHz.
Cosa voglio dire con ciò? Che Nova, con un HIS più grande = dissipazione maggiore = temp CPU più bassa perchè Vcore/frequenza più basso.
Questo è un punto fondamentale... perchè l'efficienza ha come base il Vcore necessario per la frequenza X... 200W, 300W, 400W, sono il consumo, ma disgiunti dall'efficienza.
Con il mio 9950X, posso tranquillamente essere più efficiente a 330W (ma con CPU a 67° con Vcore 1,32V) rispetto a 250W (ma con CPU a 80* con un Vcore 1,35V).

[bobby10]

Se fosse se li possono tenere.
Per me già gli attuali Raptor più potenti sono impresentabili lato consumi

[paolo.oliva2]

Intel Nova Lake Tile Die Size Is Reportedly Under 100 mm2; bLLC Variant To Measure Nearly 153 mm2

https://wccftech.com/intel-nova-lake...early-153-mm2/

Intel Nova Lake 8+16 (Standard Compute Tile) = ~97.68mm²
Intel Nova Lake 8+16+144 MB (bLLC Compute Tile) = ~153.92mm²
Intel Nova Lake 16+32 (Dual Compute Tile) = ~195mm²
Intel Nova Lake 16+32+288 MB (bLLC Dual Compute Tile) = ~307mm²
AMD Zen 5 8 Core CCD + 32 MB/64 MB X3D = ~71mm²
AMD Zen 6 12 Core CCD + 48 MB/TBD MB X3DL3 = ~76mm²

N.B. A offerta core-count simile, per AMD ci vogliono n° 2 chiplet VS Nova X52.

Ora.., come riporta l'articolo, la Tile Core di Arrow misura 117,2mm2 (8 core P + 8 core E) e il prodotto di confronto AMD è il 9950X, con 2 chiplet X8 di 71mm2, quindi 142mm2 area finale.
In pratica la "soluzione" AMD era circa +25mm2 vs quella Intel, però su N4P vs N3B... ma 2 die AMD dovrebbero migliorare la resa, rispetto ad Intel con 1.

Con Nova avremmo 97,68mm2 (sempre 8 core P + 15 core E e 4 LPE) e AMD 76mm2 però X12 e non più X8.
Viene fuori un gran casino... perchè commercialmente credo che l'obiettivo AMD sia quello di performare con 1 Chiplet X12 Zen6 come 1 Tile CPU Nova (X8 P + X16 E) e con 2 chiplet, Zen6 X24 = Nova X52.

Qui torna PL1/PL2/PL3 Nova... perchè con 1 Tile CPU a 250W (considerando 500W PL3 per X52), beh... come potrebbe performare a def un Zen6 X12 (foss'anche 120W TDP = 162W) quanto un Nova X8P + X16E a 250W? Tra l'altro se il TDP di Zen6 X24 fosse il medesimo (170W), avrebbe 230W PPT, cioè 20W in meno del PPT Nova su 1 Tile CPU.
Cioè... commercialmente ha molto senso il PL3 di Nova... considerando che verrebbe venduto con un HIS da Threadripper... perchè come prestazione un Zen6 X24 230W PPT DEF sarebbe più vicino in MT a Nova 1 Tile CPU X26 anzichè all'X52. O AMD lascia un portone spalancato al PBO o gli tocca calare corposamente il listino

P.S. Sono un tifoso AMD (), ma in primis sono un appassionato di CPU. Non sto certamente flammando se difendo Nova... in sintesi sto dicendo che Intel cerca di commercializzare una CPU più performante di Zen6... i segnali CERTI sono una L3 parrebbe on-die (sulla carta risulterebbe meglio della L3 3D di AMD, soggetta a compromessi) e lato performances i miracoli non si fanno... certamente è molto più facile aumentare la performances aumentando il consumo vs aumentare l'IPC... però non stile Raptor inteso con HIS desktop... qua parrebbe HIS da server... molto più generosi in dissipazione.
Lungi da me l'idea "comprate tutti Nova", aspettiamo performances, costi, richiesta modello DDR5, occabilità, performances/efficienza... poi si vedrà.

[OrazioOC]

https://videocardz.com/newz/intel-co...es-at-ces-2027

[ninja750]

possiamo dire che la salvezza di intel in questo momento sia lo shortage ram?

non fosse per quello il parco macchine ryzen si starebbe decuplicando, e siamo solo a febbraio

[Zappz]

Originariamente inviato da ninja750

possiamo dire che la salvezza di intel in questo momento sia lo shortage ram?

non fosse per quello il parco macchine ryzen si starebbe decuplicando, e siamo solo a febbraio

Direi proprio il contrario, le cpu desktop sono ormai solo di nicchia ed il grosso del mercato è sul mobile dove Panther lake è estremamente più interessante di Amd.

[ninja750]

Originariamente inviato da Zappz

Direi proprio il contrario, le cpu desktop sono ormai solo di nicchia ed il grosso del mercato è sul mobile dove Panther lake è estremamente più interessante di Amd.

bello! mi linki qualche portatile con panther che posso comprare su amz?

[paolo.oliva2]

Intel Nova Lake Tile Die Size Is Reportedly Under 100 mm2; bLLC Variant To Measure Nearly 153 mm2

https://wccftech.com/intel-nova-lake...early-153-mm2/

Intel Nova Lake 8+16 (Standard Compute Tile) = ~97.68mm²
Intel Nova Lake 8+16+144 MB (bLLC Compute Tile) = ~153.92mm²
Intel Nova Lake 16+32 (Dual Compute Tile) = ~195mm²
Intel Nova Lake 16+32+288 MB (bLLC Dual Compute Tile) = ~307mm²
AMD Zen 5 8 Core CCD + 32 MB/64 MB X3D = ~71mm²
AMD Zen 6 12 Core CCD + 48 MB/TBD MB X3DL3 = ~76mm²

Boh... quell'area del Tile CPU di Nova a me non torna con la densità del 18A... mi sa di N3B/N3P TSMC. Escludo l'N2P perchè sarebbe un suicidio realizzare un monolitico con +144MB di L3 per i costi... (Tile CPU) visto che si confronterebbe con un 3D AMD che ha la L3 impilata a nanometrie molto più economiche.

[Zappz]

Originariamente inviato da ninja750

bello! mi linki qualche portatile con panther che posso comprare su amz?

È normale, l'hanno appena presentata...

[ninja750]

presentano senza prodotti?

allora parliamone quando saranno disponibili

io ho visto 2 review

[Zappz]

Intel fornisce solo le cpu, sono i produttori che fanno uscire i pc, non è detto che sia colpa di Intel se non sono ancora disponibili.

[mikael84]

Originariamente inviato da paolo.oliva2

Intel Nova Lake Tile Die Size Is Reportedly Under 100 mm2; bLLC Variant To Measure Nearly 153 mm2

https://wccftech.com/intel-nova-lake...early-153-mm2/

Intel Nova Lake 8+16 (Standard Compute Tile) = ~97.68mm²
Intel Nova Lake 8+16+144 MB (bLLC Compute Tile) = ~153.92mm²
Intel Nova Lake 16+32 (Dual Compute Tile) = ~195mm²
Intel Nova Lake 16+32+288 MB (bLLC Dual Compute Tile) = ~307mm²
AMD Zen 5 8 Core CCD + 32 MB/64 MB X3D = ~71mm²
AMD Zen 6 12 Core CCD + 48 MB/TBD MB X3DL3 = ~76mm²

Boh... quell'area del Tile CPU di Nova a me non torna con la densità del 18A... mi sa di N3B/N3P TSMC. Escludo l'N2P perchè sarebbe un suicidio realizzare un monolitico con +144MB di L3 per i costi... (Tile CPU) visto che si confronterebbe con un 3D AMD che ha la L3 impilata a nanometrie molto più economiche.

La densità sarà molto più elevata di quella del disastroso 3B, l'area è meno del 17%
Se prima rientravi su 120mt x mm2, ora vai a 144mt ma, a tale area, devi aggiungere i transistor per i nuovi core. Ipotizzando un 30% (come visto da zen4 a zen5), saliresti a 187mt x mm2, ovvero un abisso.

La cache però è leggermente più grande di quella vista su zen5 6vt, con 17mm2/ 32mb, e lato sram il 18A è identico al 3B.

Ho fatto i calcoli levando circa 4mt transistor tra IGPU/SOC/I/O, considerando i 17,9mt di arrow, che è la quota media dell'I/O di zen4/5.

[paolo.oliva2]

Comunque ho sollevato il dubbio perchè, per farla più semplice, l'N3B ha una densità X, poi uno può anche diminuirla in base alle sue esigenze... una ad esempio è impedire la concentrazione di calore... ma ovviamente non è possibile (ma non impossibile) fare l'esatto opposto, cioè aumentare la densità. Ora, se il 18A ha una densità X, un Tile CPU nella media più denso delle possibilità del 18A, mi pare sia un elemento per capire su quale nanometria sia possibile. Tra parentesi... non trovo una giustificazione al fatto che si sia comunicata l'area ma senza metterci il PP... se non comunicare il PP per non dire esplicitamente che non sarà il 18A.

Ora... un dato preciso lo si può ricavare dalla differenza del CPU Tile con L3 "normale" (97,68mm2) e con 144MB di L3 addizionale (153,92mm2).
Può il 18A, con la sua densità, mettere 144MB di L3 in 56,24mm2? (153,92mm2 - 97,68mm2)

Mi sono fatto aiutare dall'IA perchè sono cose che non so... se ha detto qualche minchiata, è la IA, non io

Per capire se Intel 18A “può farlo”, bisogna guardare la bitcell SRAM density, non la logica.
18A usa RibbonFET + PowerVia → migliora molto la logica
Ma la SRAM non scala allo stesso ritmo
Le stime pubbliche indicano che 18A lato SRAM è simile a N3B, non un salto enorme
Su N3B:
32 MB L3 occupano ~17 mm² (dato noto da CCD AMD 6T)
17 mm² × 4,5 = 76,5 mm² per 144 MB (lineare)
Ma qui si parla di 56,24mm², quindi:

Formula: Area = 1152 Mbit / (Mbit per mm²)

N3B (38-40 Mbit/mm²)
1152 / 40 = 28,8 mm²
1152 / 38 = 30,3 mm²
�� Range realistico: 29–30 mm²

N3P (37 Mbit/mm² medio)
1152 / 37 = 31,1 mm²
�� ~31 mm²

18A (40-42 Mbit/mm² ottimistico)
1152 / 42 = 27,4 mm²
1152 / 42 = 28,8 mm²
�� Range: 27–29 mm²

N2P (45 Mbit/mm² medio)
1152 / 45 = 25,6 mm²
�� ~25–26 mm²

In una L3 reale bisogna aggiungere:
periferiche (decoder, sense amp, ECC)
routing
ridondanza
clocking
egmentazione
ring/fabric interfaccia
Overhead tipico: +60–100%
Quindi area reale diventa:

Nodo/Area reale stimata 144MB
N3B/46–60 mm²
N3P/50–62 mm²
18A/45–58 mm²
N2P/42–55 mm²

56 mm² per 144 MB → perfettamente dentro il range realistico di:

✔ N3B
✔ N3P
✔ 18A
✔ anche N2P

Siccome non riesco a trovare nessun nodo da escludere, rimarrebbe il costo... che certamente ha una sua grande importanza.

Aumento costo die: 97 mm² → 153 mm² (wafer 300 mm)
Area wafer 300 mm ≈ 70.685 mm²
Uso formula standard per stima die/wafer con correzione bordo.
Die per wafer (approssimazione realistica)
97 mm² → ~650–670 die/wafer
153 mm² → ~400–420 die/wafer
Solo per geometria:
→ -38% die per wafer
Impatto resa (modello di Murphy semplificato)
La resa cala esponenzialmente con l’area.
Assumendo un difetto density moderato:
97 mm² → resa ~80–85%
153 mm² → resa ~65–75%
Combinando:
Area Die buoni/wafer
97 mm² ~520–560
153 mm² ~260–315
�� Il numero di die buoni si riduce circa del 45–50%
Impatto sul costo per die
Se il costo wafer resta identico:
Costo per die ↑ di circa +80–100%
In pratica quasi raddoppia.
Questo è il vero problema economico della L3 monolitica.

Ora:
Wafer N3P 20k$
Wafer N2P 25k$/28k$

Se prendiamo per buono 300 die a wafer con L3 144MB, sul wafer N3P ogni die costerebbe 67$, sul wafer N2P/18A 83$/93$

Facendo lo stesso calcolo sopra ma per il chiplet Zen6 di 76,2mm2 sull'N2P
verrebbero 850 (840/860) chiplet sani a wafer, che per 25K$/28K$ a wafer N2P = 29$/33$ a cui si sommano 10-15$ di L3 impilata.

Parlo di costi puri Chiplet/Tile CPU... tralascio l'I/O perchè avrebbero costi simili se non più alti per nova, visto l'NPU/iGPU... come può Intel proporre un confronto commerciale tra Nova 3D vs Zen6 3D quando Intel per la stessa soluzione avrebbe un costo pressochè doppio di silicio? Se un Zen5 tra chiplet, IOD e L3 impilata saremmo a 35$ o al max 40$ di silicio ed il prezzo al pubblico è 10X (400$), può Intel un Nova 3D proporlo a 800$? E quanto per l'X52 3D? 1500$?

Come può essere Nova monolitico Tile CPU + 144MB L3 prodotto su 18A/N2P?

[mikael84]

Originariamente inviato da paolo.oliva2

Comunque ho sollevato il dubbio perchè, per farla più semplice, l'N3B ha una densità X, poi uno può anche diminuirla in base alle sue esigenze... una ad esempio è impedire la concentrazione di calore... ma ovviamente non è possibile (ma non impossibile) fare l'esatto opposto, cioè aumentare la densità. Ora, se il 18A ha una densità X, un Tile CPU nella media più denso delle possibilità del 18A, mi pare sia un elemento per capire su quale nanometria sia possibile. Tra parentesi... non trovo una giustificazione al fatto che si sia comunicata l'area ma senza metterci il PP... se non comunicare il PP per non dire esplicitamente che non sarà il 18A.

Ora... un dato preciso lo si può ricavare dalla differenza del CPU Tile con L3 "normale" (97,68mm2) e con 144MB di L3 addizionale (153,92mm2).
Può il 18A, con la sua densità, mettere 144MB di L3 in 56,24mm2? (153,92mm2 - 97,68mm2)

Mi sono fatto aiutare dall'IA perchè sono cose che non so... se ha detto qualche minchiata, è la IA, non io



Siccome non riesco a trovare nessun nodo da escludere, rimarrebbe il costo... che certamente ha una sua grande importanza.



Ora:
Wafer N3P 20k$
Wafer N2P 25k$/28k$

Se prendiamo per buono 300 die a wafer con L3 144MB, sul wafer N3P ogni die costerebbe 67$, sul wafer N2P/18A 83$/93$

Facendo lo stesso calcolo sopra ma per il chiplet Zen6 di 76,2mm2 sull'N2P
verrebbero 850 (840/860) chiplet sani a wafer, che per 25K$/28K$ a wafer N2P = 29$/33$ a cui si sommano 10-15$ di L3 impilata.

Parlo di costi puri Chiplet/Tile CPU... tralascio l'I/O perchè avrebbero costi simili se non più alti per nova, visto l'NPU/iGPU... come può Intel proporre un confronto commerciale tra Nova 3D vs Zen6 3D quando Intel per la stessa soluzione avrebbe un costo pressochè doppio di silicio? Se un Zen5 tra chiplet, IOD e L3 impilata saremmo a 35$ o al max 40$ di silicio ed il prezzo al pubblico è 10X (400$), può Intel un Nova 3D proporlo a 800$? E quanto per l'X52 3D? 1500$?

Come può essere Nova monolitico Tile CPU + 144MB L3 prodotto su 18A/N2P?

Hai dato all'IA parte del post mio, facendo confusione.
La l3 è di 144 totali, 108 extra nella tile maggiorata.
Ora il 18A ha la sram del N3E non N3B (0.0210 µm^2 vs 0.0199 µm^2) , che è leggermente inferiore al 3NB, ma parliamo di bazzecole, quindi la cache extra è appena sopra la cache 6vt di zen5, e questo indica una densità non certo altissima.

In ogni caso sul PP, c'è parecchia confusione, si è sempre parlato del 2nm di TSMC, non del 18A, che dovrebbe essere solo mobile, anche se qualche rumour parla di una doppia soluzione, che al momento lascia il tempo che trova.

I costi, sono alti, ho calcolato il tile con la cache maggiorata e siamo a:
Full Dies: 374
Good Dies: 331
Defective Dies: 43
Cost Per Die: $90.6344

Il tutto a DD di 0,08, che è ottimo.

[paolo.oliva2]

OK.

Comunque, per me, la soluzione migliore sarebbe Nova sull'N3P, perchè rispetto all'N2P perde pochissimo (200MHz di frequenza massima e un -5%/-10% di efficienza, ma costa un -30% circa di wafer).

Se guardiamo AMD, l'N2P ha senso per la densità, perchè l'N2P permette il chiplet X12 nei 76,2mm2 (finestra 70-80mm2), cosa che sarebbe impossibile con l'N3P. Ma questo è importante in ottica Epyc, il desktop è una conseguenza visto il riciclo dei chiplet Epyc nel desktop.
E infatti la soluzione mobile e APU (che potrebbe anche essere offerto con package AM5 e quindi desktop) è sull'N3P.

Molto dipenderà dalla prestazione del singolo Tile-CPU di Nova vs Chiplet X12 Zen6.

Il rumor del PL3 di Nova X52 di quasi 500W, avrebbe una sua logica, perchè vedrebbe la soluzione 1 Tile-CPU ~250W che vs i 230W PPT di un 9950X (170W PPT) non c'è assolutamente nulla di esasperato, anzi, con PBO si arriva tranquillamente a 290W PPT con un'efficienza egregia.
Il PL3 ~ 500W di un X52 rappresenterebbero il normale sfruttamento del silicio (2X Tile-CPU) a patto di una mobo progettata a misura (500W continuativi), cosa che socket AM5 e mobo attuali AM5 non possono permettere.

Onestamente Intel se la può giocare benissimo lato game... perchè una L3 144MB on-die sulla carta risulterebbe superiore alla L3 impilata, che è soggetta a compromessi. Il problema è che commercialmente sarebbe difficile con un costo silicio di 90$ vs un Zen6 3D a circa la metà... foss'anche la soluzione Intel più performante di un +10% o più di FPS... anche perchè, probabilmente, si potrebbe ipotizzare anche +20% nel caso di DDR5 8200+... ma a che prezzo sistema?

P.S.
C'è un punto da tenere in considerazione. Il chiplet Zen6 è in comune tra Epyc/Threadripper/Desktop. AMD ha contratti enormi con Meta e OpenI, che AMD dovrà onorare. La selezione Epyc una volta era tra il 5 ed il 10%, quindi per X volume Chiplet Epyc, AMD sarebbe costretta a produrre Y wafer, con la risultante di avere un volume magazzino notevole di Chiplet scartati da Epyc. La guerra dei prezzi si basa sul principio di aumentare il volume a patto che il margine sul fatturato non cali (esempio stilizzato 1 CPU margine 50 = 2 CPU margine >25). Ma se hai volume di magazzino extra (richiesta chiplet Epyc), l'obiettivo è pulire il magazzino. E' per questo che reputerei vitale per Intel ottenere un prodotto con margini i più alti possibili... N3P vs N2P.

[mikael84]

Originariamente inviato da paolo.oliva2

OK.

Comunque, per me, la soluzione migliore sarebbe Nova sull'N3P, perchè rispetto all'N2P perde pochissimo (200MHz di frequenza massima e un -5%/-10% di efficienza, ma costa un -30% circa di wafer).

Se guardiamo AMD, l'N2P ha senso per la densità, perchè l'N2P permette il chiplet X12 nei 76,2mm2 (finestra 70-80mm2), cosa che sarebbe impossibile con l'N3P. Ma questo è importante in ottica Epyc, il desktop è una conseguenza visto il riciclo dei chiplet Epyc nel desktop.
E infatti la soluzione mobile e APU (che potrebbe anche essere offerto con package AM5 e quindi desktop) è sull'N3P.

Molto dipenderà dalla prestazione del singolo Tile-CPU di Nova vs Chiplet X12 Zen6.

Il rumor del PL3 di Nova X52 di quasi 500W, avrebbe una sua logica, perchè vedrebbe la soluzione 1 Tile-CPU ~250W che vs i 230W PPT di un 9950X (170W PPT) non c'è assolutamente nulla di esasperato, anzi, con PBO si arriva tranquillamente a 290W PPT con un'efficienza egregia.
Il PL3 ~ 500W di un X52 rappresenterebbero il normale sfruttamento del silicio (2X Tile-CPU) a patto di una mobo progettata a misura (500W continuativi), cosa che socket AM5 e mobo attuali AM5 non possono permettere.

Onestamente Intel se la può giocare benissimo lato game... perchè una L3 144MB on-die sulla carta risulterebbe superiore alla L3 impilata, che è soggetta a compromessi. Il problema è che commercialmente sarebbe difficile con un costo silicio di 90$ vs un Zen6 3D a circa la metà... foss'anche la soluzione Intel più performante di un +10% o più di FPS... anche perchè, probabilmente, si potrebbe ipotizzare anche +20% nel caso di DDR5 8200+... ma a che prezzo sistema?

Una precisazione riguardo il 3NP. Il 3NP è IP-compatible con il N3E (il PP di zen5 core C), quindi se adotti quello, salvo una leggerissima riduzione, è identico al N3E, ma usando le celle HP, vai a migliorare la curva clock - tensione - consumi. E' sempre un N3E a celle HP, quindi le performance ISO VDD 0,75 sono minime, parliamo del 5% e circa -5-10 reduction power.
Arrow usa il 3NB e non è compatibile con il 3NP per una questione di passaggi EUV, sram, devi rivedere quasi tutto, quindi il passaggio al 2nm è praticamente obbligato.
Il 2NMP, non ha nulla a che vedere con il 3NP, è un pò più denso, ma è nettamente superiore, e questo è quanto ci dice TSMC in ISO/vdd:


E' bene chiarire che dopo il 5nm, non sono dei vari salti, sono tutti 5nm++++++, ma dal 2nm si passa al GAAFET, tutt'altro mondo.

Riguardo zen6 si, la densità sarà elevatissima come detto in vari post, considera che 12 core e 48mb con la densità di zen5, necessiterebbero di un 100mm2, a questo aggiungici l'IPC (28% tra zen4 e 5) ed arriveresti a 128-130. Su zen6 devi farci entrare tutto su un 75 circa.

Lato Intel, già hai una reduction del 17%, più devi calcolare che i core saranno più complessi e densi di transistor, quindi anche li la densità sale non poco.
Unica nota un pò negativa è che la cache non pare così densa, ma ci può stare, perchè dipende da vari fattori la costruzione della l3.

I costi, sono sicuramente più elevati su Intel, ma non più di tanto, perchè l'I/O di zen6 passerà ai 4nm, quindi 2x il vecchio lato costi, ed i modelli 3D equivalgono a 2 CCD (anche se uno è a 6nm), intel parte del SOC, lo scrive ancora a 6nm, quindi i veri costi per lei sono nelle CPU tile, ma una CPU tile completa, potrebbe competere con 2 CCD zen6 cuttati.

Di certo, sia per intel e amd i costi di produzione aumentano non poco, e fattore veramente limitante, chi non ha DDR5, o compra come impone il mercato, o salta, e leggendo in giro (me compreso), gira ancora con 5800x3d per gaming o 5950x per MT AM4, ed aspettava proprio zen6 o nova per upgradare, ma non può.

Tornando al discorso 3NP, considera che nvidia ha tutta la produzione Vera Rubin HPC, con chip da >800mm2 e ne usa fino a 4 per una (ex) Tesla. Un wafer per appena 7-8 chip completi polverizzato. La stessa AMD con CDNA produce a 3NP, non solo, è l'unica che pare aver già confermato di utilizzare l'1,6nm da 45000$ per la serie successiva Feynman, dove l'impilazione può essere anche ad 8-16 core, immagina un pò...

[paolo.oliva2]

Per me, la competizione è esclusivamente Nova 1 Tile CPU (X26?) vs 1 chiplet Zen6 X12, perchè Nova X52 se con PPT PL3 a 500W, sarebbe fuori portata da AM5 (non sono mobo da 500W continuativi).
Arrow 285K N3B (X8 P + X16 E) ~= 9950X N4P 2 chiplet X8.
Lasciamo a parte FPS perchè Arrow era la 1a implementazione MCM Intel, e Nova con L3 on-die è una risposta più che adeguata.
Presumendo vantaggi silicio ed IPC simili, troverei difficile che AMD con 1 chiplet Zen6 X12 (e quindi -4 core rispetto a 2 chiplet X8 stile 9950X) possa arrivare alle prestazioni MT di Nova X26.

Il punto secondo me cruciale, è che per AMD la versione 3D di Zen6 costerebbe veramente poco in più della liscia, potendo impilarla, mentre per Intel molto di più anche solamente di silicio... e l'alternativa di montare DDR5 performanti su un Nova liscio costerebbe molto di più.

Vedremo le evoluzioni marketing