[Thread Ufficiale] Aspettando ZEN

[DEATHROMA]

Originariamente inviato da george_p

Dovrebbe essere il doppio di PD non di BD prima versione... speculazioni per speculazioni.

non sono speculazioni

[george_p]

Originariamente inviato da DEATHROMA

non sono speculazioni

Beh, fino a che non esce Zen son tutte speculazioni quelle in giro per il web, anche se corrispondenti al vero.

[bjt2]

http://dresdenboy.blogspot.it/2016/0...r-spotted.html

Originariamente inviato da bjt2

Io ci vedo 8 piccoli blocchetti, a 4 a 4, che potrebbero essere le L2, quindi direi di si...

[capitan_crasy]

Originariamente inviato da bjt2

http://dresdenboy.blogspot.it/2016/0...r-spotted.html

Mitico bjt2!!!
Sono senza programma di disegno quindi per ora non posso farti la nuova GIF della vittoria...
Quindi per DIE dovremmo avere due moduli composti da 4 core con la propria L3:



Per un 8 core ZEN avremo 16MB di cache L3 (8+8)?

[DEATHROMA]

Originariamente inviato da capitan_crasy

Mitico bjt2!!!
Sono senza programma di disegno quindi per ora non posso farti la nuova GIF della vittoria...
Quindi per DIE dovremmo avere due moduli composti da 4 core con la propria L3:



Per un 8 core ZEN avremo 16MB di cache L3 (8+8)?

[el-mejo]

Originariamente inviato da capitan_crasy

Mitico bjt2!!!
Sono senza programma di disegno quindi per ora non posso farti la nuova GIF della vittoria...
Quindi per DIE dovremmo avere due moduli composti da 4 core con la propria L3:



Per un 8 core ZEN avremo 16MB di cache L3 (8+8)?

Si parlava di SMT quindi dando per reali queste immagini suppongo che Zen avrà 8mb di cache l3 per 8 core + smt.

Il die rettangolare e lungo dovrebbe semplificare la produzione di cpu composte da 2 e 4 die, il doppio di cache l3 avrebbe ingrossato troppo il die imho.

[paolo.oliva2]

Originariamente inviato da bjt2

http://dresdenboy.blogspot.it/2016/0...r-spotted.html

Io avevo visto che era "diverso" dagli altri... e tu l'hai inquadrato bene.

A sto punto direi che sappiamo per certo che ha un approccio modulare, non inteso come CMT, ma base X4+4 per poi diventare a multipli... X4, X8, X12, X16.... quindi relativamente più facille, rispetto ad Intel, la stesura di più core.

Quesito.. ma le varie L3 a modulo devono essere comunque collegate per avere una L3 totalmente inclusiva...

Edit, siete stati più veloci di me... prima le foto del die completo non c'erano.
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però non fanno vedere come sono posizionati i moduli, nel senso che avendo 2 core a sinistra e 2 core a destra e la L3 centrale, il 2° e 3° modulo praticamente posizionandosi o sopra o sotto (e non destra o sinistra) permetterebbe di "attaccare" la L3. Però, a differenza di BD, dove i core erano agli angoli, in Zen ci troveremmo i core attaccati... questo ci direbbe che non avrebbero problemi di smaltire il calore?
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Io ricordo che già all'uscita di PD si vociferava di un raddoppio della logica di un core (a allora veniva scambiato per Excavator), e le date dei depositi brevetti cache coinciderebbero... poi credo sia arrivato Keller, anche perchè allora era il 2011/2012 e Keller mi sembra nel 2014. Dubito che pre-Keller AMD abbia pensato all'SMT, quindi al 100% sia opera di Keller, ma sono dell'idea che Keller abbia messo le mani su quello che AMD aveva pensato per Excavator (raddoppio) per dirottarlo in Zen, e Excavator commerciale restò come ottimizzazione di Kaveri, ed è anche logico, perchè non avendo AMD il silicio, non poteva di certo realizzare Carrizo da X4 CMT a X4 SMT, il 28nm non sarebbe stato in grado di contenerne il TDP (in fin dei conti sarebbe stato come un X8 CMT).

[bjt2]

Originariamente inviato da el-mejo

Si parlava di SMT quindi dando per reali queste immagini suppongo che Zen avrà 8mb di cache l3 per 8 core + smt.

Il die rettangolare e lungo dovrebbe semplificare la produzione di cpu composte da 2 e 4 die, il doppio di cache l3 avrebbe ingrossato troppo il die imho.

Già si sa da info ufficiali che Zen ha 8MB di L3 per ogni 4 core.
16MB per 8 core è pure poco. Sono 2MB per core. INTEL è a 2.5MB per core...

[bjt2]

Originariamente inviato da paolo.oliva2

Io avevo visto che era "diverso" dagli altri... e tu l'hai inquadrato bene.

A sto punto direi che sappiamo per certo che ha un approccio modulare, non inteso come CMT, ma base X4+4 per poi diventare a multipli... X4, X8, X12, X16.... quindi relativamente più facille, rispetto ad Intel, la stesura di più core.

Quesito.. ma le varie L3 a modulo devono essere comunque collegate per avere una L3 totalmente inclusiva... però non fanno vedere come sono posizionati i moduli, nel senso che avendo 2 core a sinistra e 2 core a destra e la L3 centrale, il 2° e 3° modulo praticamente posizionandosi o sopra o sotto (e non destra o sinistra) permetterebbe di "attaccare" la L3.

Però, a differenza di BD, dove i core erano agli angoli, in Zen ci troveremmo i core attaccati... questo ci direbbe che non avrebbero problemi di smaltire il calore?

Io ricordo che già all'uscita di PD si vociferava di un raddoppio della logica di un core (a allora veniva scambiato per Excavator), e le date dei depositi brevetti cache coinciderebbero... poi credo sia arrivato Keller, anche perchè allora era il 2011/2012 e Keller mi sembra nel 2014. Dubito che pre-Keller AMD abbia pensato all'SMT, quindi al 100% sia opera di Keller, ma sono dell'idea che Keller abbia messo le mani su quello che AMD aveva pensato per Excavator (raddoppio) per dirottarlo in Zen, e Excavator commerciale restò come ottimizzazione di Kaveri, ed è anche logico, perchè non avendo AMD il silicio, non poteva di certo realizzare Carrizo da X4 CMT a X4 SMT, il 28nm non sarebbe stato in grado di contenerne il TDP (in fin dei conti sarebbe stato come un X8 CMT).

Avrebbero potuto fare un X4 con SMT... Ma poi tutti i discorsi fatti pre-BD che il CMT è meglio saltavano...

[george_p]

Originariamente inviato da bjt2

Avrebbero potuto fare un X4 con SMT... Ma poi tutti i discorsi fatti pre-BD che il CMT è meglio saltavano...

Ma son saltati con BD stesso come son saltati i dirigenti ed ingegneri precedenti a questi
Se no avremo avuto SMT e Keller dal 2008 e non dal 2012

[el-mejo]

Originariamente inviato da gridracedriver

però, finalmente novità interessanti

ma anche no, avrà 8 mega $L3 per 4 core, il blocco è quello, il famoso "core-complex" o meglio si può dire che avrà 1 mega di L3 per thread e si sapeva ormai da tempo che era così.

per paragone gli intel hanno 1.25mb di $L3 per thread (2.5MB di $l3 per Core)

Originariamente inviato da bjt2

Già si sa da info ufficiali che Zen ha 8MB di L3 per ogni 4 core.
16MB per 8 core è pure poco. Sono 2MB per core. INTEL è a 2.5MB per core...

Avete ragione, in effetti le proporzioni sono giuste, anzi Skylake ha una l3 addirittura più compatta rispetto ai core, o viceversa dei core enormi rispetto a Zen

Quanti mm^2 sono previsti per un die Zen? 250 ?

[digieffe]

spero che le cache L1I 96kb vs 32 e L1D 32+32 vs 32 riescano nel loro lavoro... commenti?

[DEATHROMA]

Originariamente inviato da el-mejo

Avete ragione, in effetti le proporzioni sono giuste, anzi Skylake ha una l3 addirittura più compatta rispetto ai core, o viceversa dei core enormi rispetto a Zen

Quanti mm^2 sono previsti per un die Zen? 250 ?

12 millimetri di 25 mm die. 300 millimetri ^ 2 circa

[paolo.oliva2]

Originariamente inviato da gridracedriver

però, finalmente novità interessanti

ma anche no, avrà 8 mega $L3 per 4 core, il blocco è quello, il famoso "core-complex" o meglio si può dire che avrà 1 mega di L3 per thread e si sapeva ormai da tempo che era così.

per paragone gli intel hanno 1.25mb di $L3 per thread (2.5MB di $l3 per Core)

Però bisogna vedere come lavora la L3 di Zen. Per come è posizionata la L3 nel modulo Zen, mi sembra super-ottimizzata, può darsi che questo equivarrebbe all'equazione più veloce = meno grande e non più piccola = meno performante.
In più la L3 di Intel è circolare, appunto per far sì che il dato della L3 si trovi il più possibile vicino al core, mentre nel modulo Zen è già di per sè vicino al core, quindi teoricamente non avrebbe bisogno di più spazio.

Poi bisogna vedere la L1 e L2 di Zen come sono grandi rispetto alla L1/L2 di Intel, perchè la L3 inclusiva contiene tutti i dati delle L1 e L2 di tutti i core, ma se Zen le avesse più piccole, automaticamente la L3 sarebbe di conseguenza più piccola. Poi Zen avrà la L0, credo che questo può influire sulla grandezza L1 e L2.

P.S.
in qualche post addietro, avevo letto che Intel, via software, dirotterebbe il TH al core il cui turbo è più alto... o qualche cosa di simile.
La L3 di AMD, non potrebbe avere una funzione simile? Cioè, imporre che il saltello dei TH logici sia forzato nel modulo dove risiedono i dati delle cache, senza obbligatoriamente passare al modulo successivo.

[paolo.oliva2]

Originariamente inviato da DEATHROMA

12 millimetri di 25 mm die. 300 millimetri ^ 2 circa

quindi 20mmq in meno di un 8350, resta da sapere il prezzo a mm2 del 14nm FF

60mm2 in meno di un 5960X, circa... ma il 5960X è sul 22nm, non sul 14nm... l'X10 Intel sul 14nm che mm2 ha?

[DEATHROMA]

Originariamente inviato da paolo.oliva2

quindi 20mmq in meno di un 8350, resta da sapere il prezzo a mm2 del 14nm FF

60mm2 in meno di un 5960X, circa... ma il 5960X è sul 22nm, non sul 14nm... l'X10 Intel sul 14nm che mm2 ha?

A seconda dello stampo utilizzato, Broadwell-E può caratterizzare da 3,4 miliardi di transistor su 246mm o 4,7 miliardi di transistor su 306mm

[stefanonweb]

Scusate, ma dopo il Computex inizierà la commercializzazione di mobo AM4?

[Free Gordon]

Originariamente inviato da bjt2

http://dresdenboy.blogspot.it/2016/0...r-spotted.html

Ora metti su il Blog: italianboy-zen.blogspot.it

[Free Gordon]

Originariamente inviato da stefanonweb

Scusate, ma dopo il Computex inizierà la commercializzazione di mobo AM4?

Quando esce Bristol Ridge escono anche le mobo...quindi da Giugno in poi.

[davo30]

Ricordo che qualche settimana fa era uscito un rumor secondo cui AMD inizialmente avrebbe presentato solo X6 e x8, per poi presentare piu in la anche modelli x4. Ma con questa "configurazione", come fanno a farci uscire degli X6?
Inoltre, secondo voi, sarà possibile vedere cpu x2+2, x4 e x4+4?