[Thread Ufficiale] CPU serie FX: AMD Bulldozer/Piledriver - Aspettando Steamroller

[Wire11]

ho capito bene?! il socket am3+ chiuderà i battenti con piledrive?

[george_p]

ho capito bene?! il socket am3+ chiuderà i battenti con piledrive?

Perché? Volevi ancora l'am3+ con una architettura nuova di zecca?

[Wire11]

Perché? Volevi ancora l'am3+ con una architettura nuova di zecca?

è vero, ma avrei sperato che amd sfornasse qualcosa come è successo da bulldozer a piledrive.:mc:

[sgrinfia]

Perché? Volevi ancora l'am3+ con una architettura nuova di zecca?

Bè,un po' di retrocompatibilità non sarebbe male :D

[davo30]

ho capito bene?! il socket am3+ chiuderà i battenti con piledrive?

Si, ed è gia da un po. E aggiungerei finalmente se dio vuole... Am3+ è una piattaforma del 2011 (ad essere precisi, addirittura 2009 visto che è un'evoluzione delle AM3)

[tuttodigitale]

Sulla mainboard ?! Un ritorno al K6 III :eek: , oppure on package, ma quanto gli/ci costerà :rolleyes:
E' la soluzione più logica: cache veloci consumano tanta, tanta energia, e hanno livelli di integrazioni miseri. Una cache l4, non necessariamente off-chip, serve proprio per ridurre i costi, sia a livello di die (un bit necessità di molti transistor) che per quanto riguarda i consumi (più transistor = più consumi). E senz'altro può aiutare ad aumentare le prestazioni: la presenza di una cache l3, seppur lenta, permette di implementare una cache l2 di dimensioni ridotte, quindi avendo a che fare con pochi bit da immagazzinare, la si può rendere più complessa, offrire meno latenze e maggior throughput.

Ovviamente questo non riguarda Zen, a limite qualche opteron, che avrà 16 o più core.
Ma se le cpu desktop aumenteranno il numero di core sarà inevitabile, cercare un alternativa (la l3 prima di Phenom era solo per cpu server)

[tuttodigitale]

Si, ed è gia da un po. E aggiungerei finalmente se dio vuole... Am3+ è una piattaforma del 2011 (ad essere precisi, addirittura 2009 visto che è un'evoluzione delle AM3)
Komodo (Piledriver) doveva debuttare su FM2 (le versioni FX dovevano avere da 6-10 core, nessun quad core.).

http://www.hwlegendshack.com/out.php/i5145_dektop-roadmap-2012-2.jpg

AM3+ doveva durare molto meno, ma le prestazioni avrebbero dovuto giustificare un cambio di sistema.

[epimerasi]

Vero, ma allo stato attuale cosa potrebbe offrire di più un nuovo socket?
Non è una domanda retorica eh... lo chiedo sul serio! :D

Baio

Le DDR4, l'integrazione della GPU (il socket sara` condiviso dalle APU desktop) e del chipset della scheda madre (northbridge, southbride non mi ricordo piu` a che punto sono rimasti sulle motherboard AMD) come nei socket delle APU attuali.

[davo30]

Vero, ma allo stato attuale cosa potrebbe offrire di più un nuovo socket?
Non è una domanda retorica eh... lo chiedo sul serio! :D

Baio

DDR4 tanto per citare la piu evidente. Poi c'è tutto il discorso del chipset e dei controller Sata3 e USB3 ecc
E poi i chipset son veramente vecchi, consumano piu che un atom o un carrizo....

[el-mejo]

E' piu probabile che Intel si sia resa conto che i pochi miglioramenti da Sandy ad oggi hanno creato una sorta di auto-concorrenza (chi ha un Ivy puo saltare tranquillamente anche Skylake), e quindi si decida lei stessa a smuovere un po le acque, aumentando il numero di core di ciascuna fascia (fascia schifo (celeron) 2 core, fascia bassa (pentium) 4, fascia media (i5) 4+ht, fascia alta (i7) 8, fascia extreme (i7-e) 8+8, 16 ecc.)

Per il resto complimenti a tutti, siete davvero preparati, io piu che trollare ogni tanto e commentare piu su un lato "economico" e tifoso non mi posso spingere

Pensandoci bene invece non vorrei che intel relegasse il sucessore del socket 2011-3 al settore workstation-server 1S con sole cpu Xeon, irrobustendo però l'offerta sul socket mainstream.

Infatti per Skylake-E si parla IMC a sei canali di memoria e 28 core per die, una piattaforma che troverebbe poche giustificazioni anche nel settore enthusiast, a maggior ragione se il futuro socket 115x Cannonlake offrisse cpu a 8 core e un IMC con supporto a memorie dula channel spinte, magari superiori ai 3200mhz.

E per la questione linee pci-e, nulla vieta di creare un chipset premium con altre 16 aggiuntive da sommare a quelle presenti nel die della cpu.

Il ragionamento fila secondo voi?

[Mister D]

Vero, ma allo stato attuale cosa potrebbe offrire di più un nuovo socket?
Non è una domanda retorica eh... lo chiedo sul serio! :D

Baio

Un pp per quello che rimane del chipset che consumi molto meno sull'AM3+ e aggiornamento di tutto quello che sta intorno (USB native, collegamenti m2 per gli ssd, sata, ecc).
Cioè non è che la retrocompatibilità sia da buttare ma ogni tanto bisogna partire da qualcosa di nuovo e poi buttare le basi per la retrcompabilità. Quello che fa intel non mi piace personalmente. Cambio di socket ogni 2 generazioni di processori che equivale a circa 2 anni (solo ora il tick-tock sta rallentando). Io avrei fatto 3 generazioni ma poi come faceva a mantenere le sue fabbriche?? ah ah ah :sofico:

[Mister D]

Pensandoci bene invece non vorrei che intel relegasse il sucessore del socket 2011-3 al settore workstation-server 1S con sole cpu Xeon, irrobustendo però l'offerta sul socket mainstream.

Infatti per Skylake-E si parla IMC a sei canali di memoria e 28 core per die, una piattaforma che troverebbe poche giustificazioni anche nel settore enthusiast, a maggior ragione se il futuro socket 115x Cannonlake offrisse cpu a 8 core e un IMC con supporto a memorie dula channel spinte, magari superiori ai 3200mhz.

E per la questione linee pci-e, nulla vieta di creare un chipset premium con altre 16 aggiuntive da sommare a quelle presenti nel die della cpu.

Il ragionamento fila secondo voi?

Per filare fila ma penso complice la difficoltà a mantenere i ritimi del passato e per il fatto che è davanti come market share Intel sarà (e lo è già stata in questi anni) abbastanza conservativa dove ha molto margine (cpu, socket ecc) e un po' più aggressiva dove non lo è (mobile e gpu).
Per me manterranno e aggiorneranno i due socket: mainstream ed enthusiast con cpu desktop e xeon per tutte le due fasce (come è attualmente).

[isomen]

Si, ed è gia da un po. E aggiungerei finalmente se dio vuole... Am3+ è una piattaforma del 2011 (ad essere precisi, addirittura 2009 visto che è un'evoluzione delle AM3)

E' la solita minestra, anche se riscaldata più volte, del socket am2... ci sono mobo am3+ con chipset 760G, nato per mobo economiche am2 o am2+ (nn ricordo bene) e addirittura ci sono mobo con chipset nvidia (e neanche dei più recenti... N68) con supporto agli FX, quindi am3+... sicuramente nn avrebbe fatto miracoli, ma una piattaforma nuova fatta ad hoc per queste cpu probabilmente avrebbe aiutato anche le prestazioni (qualcuno ricorderà la differenza di prestazioni e d'oc che c'éra con i sckt A passando da un chipset sis/via all'nforce2 400 ultra... nn dico che ci sarebbe stata una differenza simile, ma sicuramente montarli su una piattaforma già vecchia implementando qualcosa con chip di terze parti nn ha aiutato)... la retrocompatibilità piace a tutti, ma in questo caso credo che sia costata troppo (sia per le prestazioni che per i consumi).

;) ciauz

[tuttodigitale]

E' la solita minestra, anche se riscaldata più volte, del socket am2... ci sono mobo am3+ con chipset 760G, nato per mobo economiche am2 o am2+ (nn ricordo bene) e addirittura ci sono mobo con chipset nvidia (e neanche dei più recenti... N68) con supporto agli FX, quindi am3+...
che poi tutta quest retrocompatibilità non si è mica mantenuta con gli FX: voglio dire con AM2 potevi montare l'athlon x2 nel 2006, e nel 2010 un phenom x6, sulla stessa modo. A essere onesti molti produttori non hanno rilasciato firmware aggiornati, altri non ufficialmente (si trovavano ma non sul sito ufficiale, vedi asrock) altri hanno snobbato proprio l'idea. E i chipset che girano ora sono esattamente quelli che avevamo 8 o addirittura 11 anni fa.
D'altra parte la compatibilità della mobo con le nuove cpu, non è vista di buon occhio: ogni mobo aggiornata è potenzialmente una mobo venduta in meno.

Secondo me, magari sbaglio, la compatibilità totale era una strategia percorribile, a livello tecnico. Magari addirittura raggiunta, salvo fare un dietro front all'ultimo momento..

Fatto sta che AMD aveva intenzione di unificare le piattaforme FM e AM, già con Piledriver, che nella sua versione più debole avrebbe comunque eguagliato un fx8320..:eek:
Le prestazioni sotto le aspettative hanno fatto cambiare direzione (Dir...Paolo dice che il salto da thuban a Bulldozer non giustifica il cambio di piattaforma, e anche tra BD e PD non è che ci sia tutta sta differenza)

[shellx]

AM4 dovrebbe ereditare solo la nomenclatura rispetto i socket precedenti della linea AMx. L'infrastruttura della piattaforma dovrebbe essere invece totalmente diversa è molto più simile al socket FMx. Un FCH aggiornato rispetto FM2+, niente più northbridge, in AM4 come negli FMx le linee pci-e saranno integrate negli FX-Zen. Doppio MC (all'inizio) DDR3 e DDR4, con mobo only_ddr4 e altre con combo ddr3 e ddr4. Insomma state certi che am4 di filosofia AM, anzi mi correggo, di filsosofia 939 (diventato poi con aggiornamento strutturale AMx) avrà nulla, solo il nome rimarrà.

[isomen]

AM4 dovrebbe ereditare solo la nomenclatura rispetto i socket precedenti della linea AMx. L'infrastruttura della piattaforma dovrebbe essere invece totalmente diversa è molto più simile al socket FMx. Un FCH aggiornato rispetto FM2+, niente più northbridge, in AM4 come negli FMx le linee pci-e saranno integrate negli FX-Zen. Doppio MC (all'inizio) DDR3 e DDR4, con mobo only_ddr4 e altre con combo ddr3 e ddr4. Insomma state certi che am4 di filosofia AM, anzi mi correggo, di filsosofia 939 (diventato poi con aggiornamento strutturale AMx) avrà nulla, solo il nome rimarrà.

Finalmente e speriamo che la nuova piattaforma nasca sotto una buona stella :)

ma essendo tutto nuovo nn capisco il motivo del doppio MC :confused:

;) ciauz

[shellx]

Finalmente e speriamo che la nuova piattaforma nasca sotto una buona stella :)

ma essendo tutto nuovo nn capisco il motivo del doppio MC :confused:

;) ciauz

Anche i primi Phenom avevano doppio mc (ddr2/ddr3) nelle revisioni successive l'mc ddr2 è stato rimosso (se non erro addirittura con phenom II). All'inizio non ci sarà un grosso utilizzo di ddr4 per molteplici motivi, e molta utenza avendo già moduli ddr3 userà quelli, asppettando magari che l'ecosistema DDR4 maturi dal punto di vista di modelli disponibili e abbassamento di prezzi. Insomma analogo scenario già vissuto dal passaggio di ddr2 a ddr3.
Inoltre l'hub per la gestione degli inidirizzi/linee pci-e sarà sicuramente differenziato nei vari modelli cpu, in base al target di piattaforma, dove vedrà versioni di cpu con hub integrato che gestirà 16 linee e cpu (le top) che gestirà 32 linee (come in Intel LGA115x). Del resto l'unificazione del socket comporta questo, a differenza di adesso che abbiamo l'am3+ dove tutte le mobo 990x/fx (tranne il 970 mi sembra) gestiscono il massimo di linee pci-e, e le versioni con meno linee le trovi in FMx. Dopo la doversificazione dovrà essere attuata direttamente nel hub di gestione che trovandosi nelle cpu, saranno quest'ultime ad essere diversificate nei modelli anche per quanto riguarda la gestione di altre features di piattaforma (oltre alle normali diversificazioni di frequenze, tdp e numero di core's).

[isomen]

Anche i primi Phenom avevano doppio mc (ddr2/ddr3) nelle revisioni successive l'mc ddr2 è stato rimosso (se non erro addirittura con phenom II). All'inizio non ci sarà un grosso utilizzo di ddr4 per molteplici motivi, e molta utenza avendo già moduli ddr3 userà quelli, asppettando magari che l'ecosistema DDR4 maturi dal punto di vista di modelli disponibili e abbassamento di prezzi. Insomma analogo scenario già vissuto dal passaggio di ddr2 a ddr3.
Inoltre l'hub per la gestione degli inidirizzi/linee pci-e sarà sicuramente differenziato nei vari modelli cpu, in base al target di piattaforma, dove vedrà versioni di cpu con hub integrato che gestirà 16 linee e cpu (le top) che gestirà 32 linee (come in Intel LGA115x). Del resto l'unificazione del socket comporta questo, a differenza di adesso che abbiamo l'am3+ dove tutte le mobo 990x/fx (tranne il 970 mi sembra) gestiscono il massimo di linee pci-e, e le versioni con meno linee le trovi in FMx. Dopo la doversificazione dovrà essere attuata direttamente nel hub di gestione che trovandosi nelle cpu, saranno quest'ultime ad essere diversificate nei modelli anche per quanto riguarda la gestione di altre features di piattaforma (oltre alle normali diversificazioni di frequenze, tdp e numero di core's).

Mi risulta che i phenom II abbiano tutti il doppio MC (io ho usato per diverso tempo sia 955 che 1090 con DDR2), ma in quel caso permetteva di passare da K8 o primi phenom a K10, quindi aveva un senso... in questo caso le DDR4 ci sono già da tempo mentre sia le nuove apu che le cpu zen (e quindi le nuove mobo) sono ancora un miraggio e la retrocompatibilità nn é possibile.

;) ciauz

[shellx]

Mi risulta che i phenom II abbiano tutti il doppio MC (io ho usato per diverso tempo sia 955 che 1090 con DDR2), ma in quel caso permetteva di passare da K8 o primi phenom a K10, quindi aveva un senso... in questo caso le DDR4 ci sono già da tempo mentre sia le nuove apu che le cpu zen (e quindi le nuove mobo) sono ancora un miraggio e la retrocompatibilità nn é possibile.

;) ciauz

Certo, può darsi anche che in qualità proprio di questo e del fatto che le ddr4 ci sono già da adesso, considerando che deve ancora passare un altro anno può darsi che le piattaforme Zen saranno solo DDR4. Ma non so dove avevo letto che ci potrà essere la possibilità che le prime cpu Zen avranno doppio mc per il supporto di entrambe le generazione di ram.

Edit: ecco ricordavo male io, quello che lessi riguardo alla doppia compatibilità era inerente a quelle famose slide fake iniziali (http://www.techpowerup.com/212161/amd-zen-based-8-core-desktop-cpu-arrives-in-2016-on-socket-fm3.html) infatti in questo link (fake iniziale) dice proprio questo. Invece in quest'altro link (quello veritiero - http://wccftech.com/amd-confirms-x86-zen-based-enthsiuast-fx-cpus-7th-generation-apus-2016-compatible-am4-socket/ -) dice che per le APU 7 generazione per socket am4 ci sarà compatibilità di memoria a ddr3 e ddr4 per piattaforme specifiche. Per le cpu FX sempre socket am4 ci sarà supporto alle DDR4 (non nominando le ddr3). Ora non si capisce questa parola bene "supporto", ergo non è per forza detto che alcune soluzioni FX AM4 non potrebbero avere supporto anche alle ddr3 anche in questo caso per piattaforme specifiche (magari quelle soluzioni terra terra con mobo combo micro-atx e chipset fascia bassa). Tutto è possibile...

[george_p]

http://forums.anandtech.com/showpost.php?p=37737836&postcount=360

:sbav:

[isomen]

@ shellx

sicuramente che é possibile, ma l'unica utilità é quella di poter riutilizzare le ram (o comunque di poter prendere ram e mobo più economiche... bisognerà vedere poi con quale perdita di prestazioni).

PS
correggo quanto ho scritto precedentemente... i phenom II 920 e 940 avevano solo MC DDR2 (come i primi phenom)

;) ciauz

[paolo.oliva2]

Ringraziando per i numerosi post molto istruttivi, volevo chiedere una cosa.

Il CMT condivide risorse, l'SMT massimizza lo sfruttamento del core.

Il CMT implementato su BD penalizza lIPC nativo, l'SMT di per sè non aumenta l'IPC, ma architetturalmente l'implementazione dell'SMT porta un IPC alto.

Ora... ipotizzando, una architettura CMT implementando l'SMT dovrebbe portare una ottimizzazione sulla gestione dei TH, cioè, in teoria, quel –20% di perdita del CMT dovrebbe scomparire.
Se inquadrassimo un discorso SMT a modulo, soprattutto sull'ipotesi di un modulo (secondo dicerie) basato su 4 core e 2 FP, si potrebbe avere:
IPC con 1 TH senza il -20% di IPC perché il CMT finché comunque le risorse condivise sono comunque sufficienti come se fossero fisiche.
In un modulo a 2 core è più facile che una risorsa sia occupata, rispetto anche al doppio dei TH ma su un modulo a 4 core.
Inoltre, nel saltello dei TH, che come sappiamo penalizza il modulo (perchè il salto TH dal core all'altro nel modulo divrebbe essere ininfluente o quasi, ma da un core di un modulo al core dell'altro modulo comporta un passaggio da L2 a L3 e L2... Un modulo "doppio" in ogni caso dimezzerebbe il salto dei TH, senza contare che un turbo su 4 core ma su 1 modulo alzerebbe di molto IPC e frequebze.

Il teorema che mi sono fatto, è che in questo modo il CMT non penalizzerebbe la forza bruta, ma è chiaro che il modulo non avrebbe risorse tipo 4+4, ma sfruttando la peculiarità del CMT, cioè risparmio dei transistor, alla fine dovrebbe arrivare un aumento di core per garantire forza in MT.

La cosa coincide con il fatto che AMD riporta Zen 95W X8 con SMT, ma un X8+8 con 40% in più di IPC su Excavator, porterebbe a TDP di poco inferiori ad un 5960X, non certo del 45% in meno.
Ora, il 5960X è un 8+8, con 8 core al 100%, ma un modulo con CMT non potrà mai arrivare al 100% x n core, perché non sarebbe CMT, quindi avrebbe una percentuale inferiore equivalente alla percentuale condivisa. Cioè, se il modulo fosse condiviso al 25%, ed i core fossero 4, non potrà mai dare 400 ma 400 -25%, il che si tradurrebbe in un TDP inferiore dello stesso valore.
Ora, l'aumento della potenza nel core ci potrebbe anche stare come quella dichiarata da AMD, ma nel contempo sarebbe come se al posto di 8+8 fosse un 8+4 (tipo).
Un discorso di questo tipo, porterebbe che un X4+4 Intel sarebbe comunque meno forte in MT di un X8+4 AMD, sia perché i TH totali sarebbero superiori e sia perché comunque sarebbero fisici.
Inoltre, una architettura del genere parerebbe da PP silicio, nel senso che se in 95W si parlerebbe di X8, 125W comunque sarebbe un margine di ulteriori 30W, come invece se il PP fosse buono, basterebbe aggiungere moduli.

[Radeon80]

http://dresdenboy.blogspot.it/

Sembra che in questa pagina si parli anche a grandi linee della futura CPU Zen.

[tuttodigitale]

Certo, può darsi anche che in qualità proprio di questo e del fatto che le ddr4 ci sono già da adesso, considerando che deve ancora passare un altro anno può darsi che le piattaforme Zen saranno solo DDR4. Ma non so dove avevo letto che ci potrà essere la possibilità che le prime cpu Zen avranno doppio mc per il supporto di entrambe le generazione di ram..

Kaveri e Carrizo già usano memory controller ddr3/ddr4.

EDIT
piccolo refuso: kaveri supporta solo le gddr5 come opzione.

[Piedone1113]

Mi risulta che i phenom II abbiano tutti il doppio MC (io ho usato per diverso tempo sia 955 che 1090 con DDR2), ma in quel caso permetteva di passare da K8 o primi phenom a K10, quindi aveva un senso... in questo caso le DDR4 ci sono già da tempo mentre sia le nuove apu che le cpu zen (e quindi le nuove mobo) sono ancora un miraggio e la retrocompatibilità nn é possibile.

;) ciauz

Non vorrei dire una baggianata, ma il Phenom II940 (920) aveva solo controller ddr2 (Piattaforma AM2+), mentre tutta la serie 9x5 ha il doppio controller, inclusa tutta la serie 10xx (di riflesso tutte le serie non T da 4 core a scendere con ultima cifra 0 dovrebbero essere ddr2 only, mentre con cifra finale 5 doppio controller)

Edit ricordavo male:
Per certo 940 e 920 solo ddr2

[sgrinfia]

Si, il Phenom II940 (920) aveva solo controller ddr2 (Piattaforma AM2+).

[Radeon80]

Secondo me Zen come IPC non raggiungerà skylake,ma potrebbe piazzarsi tra Ivy Bridge e Haswell facendo cosi che la versione a 8 core possa scontrarsi ad armi pari almeno con il futuro 6 core Skylake-E(quello che andrà a ricoprire la fascia del 5820k attuale).

[el-mejo]

@ shellx

sicuramente che é possibile, ma l'unica utilità é quella di poter riutilizzare le ram (o comunque di poter prendere ram e mobo più economiche... bisognerà vedere poi con quale perdita di prestazioni).

PS
correggo quanto ho scritto precedentemente... i phenom II 920 e 940 avevano solo MC DDR2 (come i primi phenom)

;) ciauz

Non mi sembra molto intelligente questa retrocompatibilità, in particolare perchè tra un anno il mercato delle ddr3 stava in fase calante e, come su Skylake, probabilmente sarà limitato alle ddr3l.

Potrebbe però essere utile al mercato OEM per riciclare vecchi moduli che ha in magazzino, con la conseguanza di vedere notebook con Apu quadcore da più di 3 miliardi di transistor collegare ad moduli ddr3l 1333mhz in single channel: ottima mossa Amd :doh: .

Non vorrei dire una baggianata, ma il Phenom II940 (920) aveva solo controller ddr2 (Piattaforma AM2+), mentre tutta la serie 9x5 ha il doppio controller, inclusa tutta la serie 10xx (di riflesso tutte le serie non T da 4 core a scendere con ultima cifra 0 dovrebbero essere ddr2 only, mentre con cifra finale 5 doppio controller)

Edit ricordavo male:
Per certo 940 e 920 solo ddr2

Si, il Phenom II940 (920) aveva solo controller ddr2 (Piattaforma AM2+).

Solo quei due modelli, ed un tri-core, aveno supporto solo alle ddr2 e quindi a am2+, probabilmente per problemi di produzione o ritardo della piattaforma am3 visto che sono basati sul die Deneb, lo stesso di tutti gli altri Phenom ii quadcore con doppo IMC attivo.

Che poi doppio imc per modo di dire, è cambiato solo il voltaggio delle memorie e la gestione dei segnali tra le due generazioni di memorie: la piedinatura di ddr2 e ddr3 ha lo stesso numero di contatti. ;)

[Piedone1113]

Secondo me Zen come IPC non raggiungerà skylake,ma potrebbe piazzarsi tra Ivy Bridge e Haswell facendo cosi che la versione a 8 core possa scontrarsi ad armi pari almeno con il futuro 6 core Skylake-E(quello che andrà a ricoprire la fascia del 5820k attuale).

Se le 10 Pipeline che dovrebbe avere per core sono vere (dicitur) dovrebbe avere un ipc single Th molto alto, e probabilmente un Ht a 3-4 vie.
Se invece sono a Modulo ( 5 pipeline per core) dovrebbe avere un Ipc simile a Haswell sul single Th, mentre sul th+ht Simile a Skylake (sperando che non ci siano bug in giro)

[tuttodigitale]

Il CMT implementato su BD penalizza lIPC nativo, l'SMT di per sè non aumenta l'IPC, ma architetturalmente l'implementazione dell'SMT porta un IPC alto.
di per sè neppure il CMT penalizza l'ipc, non più di quanto lo faccia HT. Se prevedi di costruire un deca-core da oltre 4 GHz da qualche parte dovrai comunque tagliare.

Nel ST un core BD ha a disposizione una intera fpu, la l1 e la l2, che probabilmente avrebbero subito un ridimensionamento se le soluzioni fossero dedicate. Dal'altra un numero importante di core, chiede sacrifici sul numero delle ALU, ma non c'è nessun dubbio, che una soluzione CMT potenzialmente è in grado di aumentare l'ipc del singolo core.
Se permetti, possiamo dire che il CMT su BD ha permesso di ridurre la perdita di ipc nel ST, rispetto ad una soluzione con lo stesso numero di core nativi.


Ora... ipotizzando, una architettura CMT implementando l'SMT dovrebbe portare una ottimizzazione sulla gestione dei TH, cioè, in teoria, quel –20% di perdita del CMT dovrebbe scomparire.
Se inquadrassimo un discorso SMT a modulo, soprattutto sull'ipotesi di un modulo (secondo dicerie) basato su 4 core e 2 FP, si potrebbe avere:


non capito cosa intendi:
1)4 core, dove ognuno, comunica con 2 fpu. In questo caso la domando che mi pongo è come fa la cpu a bilanciare il carico su due fpu...Non sarebbe più logico prevedere una FPu ancora più grande (che poi quella di BD è più piccola di SB nonostante sia condivisa) da condividere tra quattro core? Ma nel momento in cui i core gestiscono per via del SMT, un thread aggiuntivo, la FPu già deve essere una soluzione SMT-4! GIà il CMT-SMT è una soluzione complicata, questo non solo mi sembra un idea poco praticabile, ma che sulla carta, non ha nessun vantaggio, anzi.

2) o semplicemente parliamo di soluzioni sempre di due core per 1fpu, e la cache l3 è condivisa tra i 4 core (soluzione interessante, che renderebbe indispensabile una ulteriore cache l4 in chiave opteron). Questa è una soluzione praticabile e sulla carta vincente :cool: . L'implementazione non è invece uno scherzo (considerando il SMT).


In un modulo a 2 core è più facile che una risorsa sia occupata, rispetto anche al doppio dei TH ma su un modulo a 4 core..
Allora parliamo proprio dell'ipotesi 1) :eek:

Comunque dovremmo scrivere nero su bianco quali risorse sono occupate. Sennò come la iniziamo a costruire la cpu? :stordita:
A parte gli scherzi, in BD il front end, è condiviso tra i core: una soluzione di questo tipo a 4 thread, significherebbe che ogni thread, in linea teorica, occupi sempre la stessa porzione di risorse.
Praticamente, e dimmi se ho capito, la tua idea, è quella di dimensionare i decoder per 4 thread, come oggi è per 2 per BD/PD, ovvero avere una potenza all'incirca pari al 90% di un decoder dedicato nel MT (per rendere l'idea). La penalizzazione dei decoder condividi non l'avresti nel ST (come BD), non nel secondo, e neppure ne lterzo ma solo nel 4thread. GIUSTO?


Inoltre, nel saltello dei TH, che come sappiamo penalizza il modulo (perchè il salto TH dal core all'altro nel modulo divrebbe essere ininfluente o quasi, ma da un core di un modulo al core dell'altro modulo comporta un passaggio da L2 a L3 e L2... Un modulo "doppio" in ogni caso dimezzerebbe il salto dei TH, senza contare che un turbo su 4 core ma su 1 modulo alzerebbe di molto IPC e frequebze.
Qui iniziano i primi problemi...in BD è anche la cache l1 è condivisa. Con 4 thread la cache deve essere molto veloce. Il rischio è che per rendere più veloce la comunicazione tra due core distanti per lo scheduler di windows, rallenti e di brutto quella tra due adianti.


Un modulo "doppio" in ogni caso dimezzerebbe il salto dei TH, senza contare che un turbo su 4 core ma su 1 modulo alzerebbe di molto IPC e frequebze.
Non ho capito cosa intendi per salti di thread.
1) che io sappia, non c'è nessuna possibilità che un thread assegnato dal SO ad un determinato core logico di una cpu salti da uno all'altro.

2)cosa diversa, e fisiologica, è la comunicazione dei risultati della computazione di un core diverso, che è tanto più veloce quanto più sono vicini.

[Grizlod®]

http://dresdenboy.blogspot.it/

Sembra che in questa pagina si parli anche a grandi linee della futura CPU Zen.Fermo restando che sono speculazioni con "libere" interpretazioni dello schema postato da MW (aka Dresdenboy), balzano subito all'occhio un paio di cose:
La dimensione della cache L1 Dati, di soli 32 KB (come su Piledriver) e i 4 decoders, quando si era evidenziato che sul "fantasma" Steamroller, non fosse risultato utile l'aggiunta del 'doppio' decoder, rispetto al 'mono' di BD/PD. Certo potrebbero aver riprogettato tutta la logica per farli rendere al meglio in Zen...

MW, evidenzia pure l'unità Branch Predictor, derivata (con modifiche) da Excavator ...m'immagino un consistente quantitativo di cache L3; diciamo sui 16 MByte.

[tuttodigitale]

@Grizlod®

32Kbyte sono anche le dimensioni della cache l1 di SB/Haswell.

Quattro decoder è praticamente il front-end di BD (in queso thread quando parliamo di doppio decoder, intendiamo il raddoppio delle risorse rispetto a BD/PD da parte di SR, che quindi sono 8). Da una parte abbiamo un supercore con SMT dall'altra sempre due thread ma con risorse esecutive dedicate. Esattamente l'ipotesi che avevo azzardato tempo fa.

Praticamente avrebbero preso BD, inserito le migliorie di excavator (tranne il raddoppio del front-end) e unito i cluster int e rivoluzionato la gestione e la velocità delle cache memory.

[Grizlod®]

@Grizlod®

32Kbyte sono anche le dimensioni della cache l1 di SB/Haswell.
Hmm...non paragonerei le due microarchitetture, cmq la differenza(sostanziale) che non avevo sottolineato sono le 8 way di Zen contro le 2 di BD :)


Quattro decoder è praticamente il front-end di BD (in queso thread quando parliamo di doppio decoder, intendiamo il raddoppio delle risorse rispetto a BD/PD da parte di SR, che quindi sono 8). Da una parte abbiamo un supercore con SMT dall'altra sempre due thread ma con risorse esecutive dedicate. Esattamente l'ipotesi che avevo azzardato tempo fa.Ho confuso effettivamente, mal interpretando il doppio decoder di SR per Int ed FP :mad:

Praticamente avrebbero preso BD, inserito le migliorie di excavator (tranne il raddoppio del front-end) e unito i cluster int e rivoluzionato la gestione e la velocità delle cache memory. Vedremo...

[digieffe]

se le speculazioni di DB si avvicinano alla realtà, quello è 1 solo core Zen.

come da slide avrebbero aumentato la parte int del 50% passando da 4 (2 alu + 2 agLu) a 6 pipeline (4 alu + 2 agu) mettendo una fpu 512 bit per core da 4 pipeline (XV ne ha 3).

la cache L1 sarebbero dimensionata in linea con core di pari throughput ed i 512k di L2 sono tanti, potrebbero ridurre la necessità di una L3 grande.

Dallo schema i presupposti per un +40% di ipc ci sarebbero tutti, poi è da vedere se le speculazioni risulteranno vere, e se vere come hanno implementato il tutto.

[Piedone1113]

di per sè neppure il CMT penalizza l'ipc, non più di quanto lo faccia HT. Se prevedi di costruire un deca-core da oltre 4 GHz da qualche parte dovrai comunque tagliare.

Nel ST un core BD ha a disposizione una intera fpu, la l1 e la l2, che probabilmente avrebbero subito un ridimensionamento se le soluzioni fossero dedicate. Dal'altra un numero importante di core, chiede sacrifici sul numero delle ALU, ma non c'è nessun dubbio, che una soluzione CMT potenzialmente è in grado di aumentare l'ipc del singolo core.
Se permetti, possiamo dire che il CMT su BD ha permesso di ridurre la perdita di ipc nel ST, rispetto ad una soluzione con lo stesso numero di core nativi.




non capito cosa intendi:
1)4 core, dove ognuno, comunica con 2 fpu. In questo caso la domando che mi pongo è come fa la cpu a bilanciare il carico su due fpu...Non sarebbe più logico prevedere una FPu ancora più grande (che poi quella di BD è più piccola di SB nonostante sia condivisa) da condividere tra quattro core? Ma nel momento in cui i core gestiscono per via del SMT, un thread aggiuntivo, la FPu già deve essere una soluzione SMT-4! GIà il CMT-SMT è una soluzione complicata, questo non solo mi sembra un idea poco praticabile, ma che sulla carta, non ha nessun vantaggio, anzi.

2) o semplicemente parliamo di soluzioni sempre di due core per 1fpu, e la cache l3 è condivisa tra i 4 core (soluzione interessante, che renderebbe indispensabile una ulteriore cache l4 in chiave opteron). Questa è una soluzione praticabile e sulla carta vincente :cool: . L'implementazione non è invece uno scherzo (considerando il SMT).


Allora parliamo proprio dell'ipotesi 1) :eek:

Comunque dovremmo scrivere nero su bianco quali risorse sono occupate. Sennò come la iniziamo a costruire la cpu? :stordita:
A parte gli scherzi, in BD il front end, è condiviso tra i core: una soluzione di questo tipo a 4 thread, significherebbe che ogni thread, in linea teorica, occupi sempre la stessa porzione di risorse.
Praticamente, e dimmi se ho capito, la tua idea, è quella di dimensionare i decoder per 4 thread, come oggi è per 2 per BD/PD, ovvero avere una potenza all'incirca pari al 90% di un decoder dedicato nel MT (per rendere l'idea). La penalizzazione dei decoder condividi non l'avresti nel ST (come BD), non nel secondo, e neppure ne lterzo ma solo nel 4thread. GIUSTO?


Qui iniziano i primi problemi...in BD è anche la cache l1 è condivisa. Con 4 thread la cache deve essere molto veloce. Il rischio è che per rendere più veloce la comunicazione tra due core distanti per lo scheduler di windows, rallenti e di brutto quella tra due adianti.


Non ho capito cosa intendi per salti di thread.
1) che io sappia, non c'è nessuna possibilità che un thread assegnato dal SO ad un determinato core logico di una cpu salti da uno all'altro.

2)cosa diversa, e fisiologica, è la comunicazione dei risultati della computazione di un core diverso, che è tanto più veloce quanto più sono vicini.

Forse:
Quando l'os assegna un tempo cpu ad un task, terminato quel tempo lo sospende ed al riavvio il core è ancora impegnato su un altro processo e il task viene eseguito su un core diverso.
Non credo intendesse mentre il th è in esecuzione, insomma quello che capita con il multitasking, ma la non c'entra la logica della cpu.

[paolo.oliva2]

di per sè neppure il CMT penalizza l'ipc, non più di quanto lo faccia HT. Se prevedi di costruire un deca-core da oltre 4 GHz da qualche parte dovrai comunque tagliare.
Intendevo dire che la condivisione di per se penalizza la forza bruta, mentre per contro l'SMT, richiedendo per il proprio funzionamento cache veloci, favorirebbe l'IPC massimo.

Nel ST un core BD ha a disposizione una intera fpu, la l1 e la l2, che probabilmente avrebbero subito un ridimensionamento se le soluzioni fossero dedicate. Dal'altra un numero importante di core, chiede sacrifici sul numero delle ALU, ma non c'è nessun dubbio, che una soluzione CMT potenzialmente è in grado di aumentare l'ipc del singolo core.
Se permetti, possiamo dire che il CMT su BD ha permesso di ridurre la perdita di ipc nel ST, rispetto ad una soluzione con lo stesso numero di core nativi.

Ho capito cosa intendi, però per questo devi partire con il concetto di un TDP massimo desktop e con un numero alto di core, esempio FX X8 o,se vogliamo, gli APU ma con un TDP da mobile. Se invece si partisse tipo X4, il margine TDP verrebbe vanificato perché sfruttabile unicamente aumentando la frequenza def, condizione non favorevole.
Ed è qui che il silicio Intel è tosto, perché permette di tirare fuori il massimo sia in configurazione X4+4 che 8+8, e con numero di core superiori, addirittura realizzare varianti per minimo consumo e massima prestazione.

non capito cosa intendi:
1)4 core, dove ognuno, comunica con 2 fpu. In questo caso la domando che mi pongo è come fa la cpu a bilanciare il carico su due fpu...Non sarebbe più logico prevedere una FPu ancora più grande (che poi quella di BD è più piccola di SB nonostante sia condivisa) da condividere tra quattro core? Ma nel momento in cui i core gestiscono per via del SMT, un thread aggiuntivo, la FPu già deve essere una soluzione SMT-4! GIà il CMT-SMT è una soluzione complicata, questo non solo mi sembra un idea poco praticabile, ma che sulla carta, non ha nessun vantaggio, anzi.

2) o semplicemente parliamo di soluzioni sempre di due core per 1fpu, e la cache l3 è condivisa tra i 4 core (soluzione interessante, che renderebbe indispensabile una ulteriore cache l4 in chiave opteron). Questa è una soluzione praticabile e sulla carta vincente :cool: . L'implementazione non è invece uno scherzo (considerando il SMT).

Ma in realtà la FP del modulo è 1, però divisa in 2. Nel senso, con istruzioni a 128 bit max, sono 2 FP ed ognuno dei core può accedervi senza stalli. Con le AVX che sono 256 bit, la FP diventa 1 e quindi lavorerebbe max con 1 core alla volta.
Con Excavator, dovrebbe sopportare le AVX2 che sono 512 bit (se non dico cavolate), quindi il suo raddoppio creerebbe una situazione che se non con AVX 256bit, e max 128 bit, sarebbe come avere 4 FP.

Allora parliamo proprio dell'ipotesi 1) :eek:

Comunque dovremmo scrivere nero su bianco quali risorse sono occupate. Sennò come la iniziamo a costruire la cpu? :stordita:
A parte gli scherzi, in BD il front end, è condiviso tra i core: una soluzione di questo tipo a 4 thread, significherebbe che ogni thread, in linea teorica, occupi sempre la stessa porzione di risorse.
Praticamente, e dimmi se ho capito, la tua idea, è quella di dimensionare i decoder per 4 thread, come oggi è per 2 per BD/PD, ovvero avere una potenza all'incirca pari al 90% di un decoder dedicato nel MT (per rendere l'idea). La penalizzazione dei decoder condividi non l'avresti nel ST (come BD), non nel secondo, e neppure ne lterzo ma solo nel 4thread. GIUSTO?

Occhio e croce... Il concetto che mi creavo era di fare in modo che il modulo vivesse ancora con il CMT per diminuire il numero di transistor ma a differenza del modulo BD, avesse una logica più direzionata alla forza bruta rispetto al carico. Come, non ho la più pallida idea.

Qui iniziano i primi problemi...in BD è anche la cache l1 è condivisa. Con 4 thread la cache deve essere molto veloce. Il rischio è che per rendere più veloce la comunicazione tra due core distanti per lo scheduler di windows, rallenti e di brutto quella tra due adianti.

Sei sicuro che la L1 sia condivisa? Sono 8 le L1 in un FX, che mi ricordi, è la L2 che è condivisa, ma 2MB e quindi virtualmente 1MB a core vs i 512KB del Phenom II.

Non ho capito cosa intendi per salti di thread.
1) che io sappia, non c'è nessuna possibilità che un thread assegnato dal SO ad un determinato core logico di una cpu salti da uno all'altro.
2)cosa diversa, e fisiologica, è la comunicazione dei risultati della computazione di un core diverso, che è tanto più veloce quanto più sono vicini.
Allora, gli aggiornamenti dell'SO o patch aggiuntive, erano per toppare il problema dei salti TH. Infatti "rendevano" solamente tra >4 e <8.
Mentre Intel non passa all'SMT fintantoché ha core liberi, con AMD e il modulo viene (o veniva) considerato come 2 core e 4 moduli come 8 core. A parte il discorso di 1 TH a modulo (probabilmente ignorato da AMD per il fatto del turbo su max 2 moduli), un TH che saltella dal core 2 al core 3 vuol dire che passerebbe dal 1° modulo al 2°, e siccome AMD ha cache esclusive e non inclusive come Intel, ovviamente perché il TH prosegua da core a core su moduli differenti, si devono spostare pure i dati tra le 2 L2
Comunque visualizza il modulo come 2 core proprio perché con 4 o minori in teoria

[Ren]

Praticamente avrebbero preso BD, inserito le migliorie di excavator (tranne il raddoppio del front-end) e unito i cluster int e rivoluzionato la gestione e la velocità delle cache memory.

Leggendo il blog sembra un jaguar raddoppiato con il branch di excavator. Si parla di pipeline corte, struttura della cache dati identica a jaguar, triplo scheduler dedicato etc...

http://www.realworldtech.com/jaguar/7/

ps. Anche il cyclone di apple ha una struttura molto simile allo schema di dresdenboy.

[isomen]

Non mi sembra molto intelligente questa retrocompatibilità, in particolare perchè tra un anno il mercato delle ddr3 stava in fase calante e, come su Skylake, probabilmente sarà limitato alle ddr3l.

Potrebbe però essere utile al mercato OEM per riciclare vecchi moduli che ha in magazzino, con la conseguanza di vedere notebook con Apu quadcore da più di 3 miliardi di transistor collegare ad moduli ddr3l 1333mhz in single channel: ottima mossa Amd :doh: .

Infatti in questo caso per me nn ha senso :boh:



Solo quei due modelli, ed un tri-core, aveno supporto solo alle ddr2 e quindi a am2+, probabilmente per problemi di produzione o ritardo della piattaforma am3 visto che sono basati sul die Deneb, lo stesso di tutti gli altri Phenom ii quadcore con doppo IMC attivo.

Che poi doppio imc per modo di dire, è cambiato solo il voltaggio delle memorie e la gestione dei segnali tra le due generazioni di memorie: la piedinatura di ddr2 e ddr3 ha lo stesso numero di contatti. ;)

il tri-core mi éra sfuggito :doh:
il Phenom II X3 715 ha solo il controller DDR2

;) ciauz

[shellx]

@ shellx

sicuramente che é possibile, ma l'unica utilità é quella di poter riutilizzare le ram (o comunque di poter prendere ram e mobo più economiche... bisognerà vedere poi con quale perdita di prestazioni).

PS
correggo quanto ho scritto precedentemente... i phenom II 920 e 940 avevano solo MC DDR2 (come i primi phenom)

;) ciauz

Si, con il socket AM3 furono introdotte le ddr3, ergo i modelli phenomII per am3 avevano l'mc ddr3. Ossia i modelli Thuban, Zosma, Heka, Callisto, e Deneb (solo alcuni modelli Deneb erano per socket am2+, ergo ddr2). https://it.wikipedia.org/wiki/Phenom_II

Mentre i Phenom (Agena e Toliman) appartenendo alla gen precedente erano ovviamente tutti su socket AM2+ (quindi ddr2)
https://it.wikipedia.org/wiki/Phenom

Poi arrivò nel 2011 AM3+ (come sullo stile AM2 (ddr2) -> AM2+ (ddr2)) sempre su ddr3 per BD. Prossimo anno AM4 (ddr4) per Zen, poi AM4+ (ddr4) per Zen+, poi AM5 (DDR5) per next architettura Zen :D . . . fantastico mentalmente... ma se si segue il modus operandi di amd è uno scenario molto probabile.

[tuttodigitale]

Intendevo dire che la condivisione di per se penalizza la forza bruta, mentre per contro l'SMT, richiedendo per il proprio funzionamento cache veloci, favorirebbe l'IPC massimo.
Non ho capito perchè un CMT penalizzi le prestazioni nel ST. In teoria, correggimi se sbaglio, le risorse condivise sono sovrabbondanti per il core.

Ma in realtà la FP del modulo è 1, però divisa in 2. Nel senso, con istruzioni a 128 bit max, sono 2 FP ed ognuno dei core può accedervi senza stalli. Con le AVX che sono 256 bit, la FP diventa 1 e quindi lavorerebbe max con 1 core alla volta.
Con Excavator, dovrebbe sopportare le AVX2 che sono 512 bit (se non dico cavolate), quindi il suo raddoppio creerebbe una situazione che se non con AVX 256bit, e max 128 bit, sarebbe come avere 4 FP.

Su questo la pensiamo allo stesso modo. Puntualizzo il fatto che per avere 4 fpu bisogna avere anche uno scheduler in grado di gestire 4 thread. Nessuno lo proibisce, certo, ma la gestione non credo che sia banale: nel momento in cui chiami in causa le AVX 512, gli altri 3 thread rimangono a secco, quindi c'è da fare modifiche alla logica del motore OoO. I vantaggi, imho, sono potenzialmente enormi.


Occhio e croce... Il concetto che mi creavo era di fare in modo che il modulo vivesse ancora con il CMT per diminuire il numero di transistor ma a differenza del modulo BD, avesse una logica più direzionata alla forza bruta rispetto al carico. Come, non ho la più pallida idea.
Il come è semplice. :O
basta riempire di steroidi i core.

Sei sicuro che la L1 sia condivisa? Sono 8 le L1 in un FX, che mi ricordi, è la L2 che è condivisa, ma 2MB e quindi virtualmente 1MB a core vs i 512KB del Phenom II.

Tu ti riferisci alla cache l1 istruzioni, quella da 16KB, la cache dati da 64KB è condivisa. E se ricordi in steamroller è stata portata a 96KB e aumentata la associatività da 2 a 3 vie.

Forse:
Quando l'os assegna un tempo cpu ad un task, terminato quel tempo lo sospende ed al riavvio il core è ancora impegnato su un altro processo e il task viene eseguito su un core diverso.
Non credo intendesse mentre il th è in esecuzione, insomma quello che capita con il multitasking, ma la non c'entra la logica della cpu.
Ho toppato :ops:

Hmm...non paragonerei le due microarchitetture, cmq la differenza(sostanziale) che non avevo sottolineato sono le 8 way di Zen contro le 2 di BD :)
.
mi sembrava che sottointendessi una cache di dimensioni troppo ridotte, quanto ad oggi il vero limite di BD/PD è stata la velocità e la associatività. A proposito anche quelle Intel sono a 8 vie.

http://i.stack.imgur.com/HPjro.png

http://cdn.overclock.net/f/fc/350x700px-LL-fca26844_Steamroller-CacheChart.png

[isomen]

Si, con il socket AM3 furono introdotte le ddr3, ergo i modelli phenomII per am3 avevano l'mc ddr3. Ossia i modelli Thuban, Zosma, Heka, Callisto, e Deneb (solo alcuni modelli Deneb erano per socket am2+, ergo ddr2). https://it.wikipedia.org/wiki/Phenom_II

Mentre i Phenom (Agena e Toliman) appartenendo alla gen precedente erano ovviamente tutti su socket AM2+ (quindi ddr2)
https://it.wikipedia.org/wiki/Phenom

Poi arrivò nel 2011 AM3+ (come sullo stile AM2 (ddr2) -> AM2+ (ddr2)) sempre su ddr3 per BD. Prossimo anno AM4 (ddr4) per Zen, poi AM4+ (ddr4) per Zen+, poi AM5 (DDR5) per next architettura Zen :D . . . fantastico mentalmente... ma se si segue il modus operandi di amd è uno scenario molto probabile.

Hai lasciato fuori gli athlon II :asd:
che uscirono un po' dopo (come die fallati recuperati) e mi sembra (adesso nn ho il tempo di controllare, stò uscendo) che abbiano tutti il doppio MC... ma questo nn toglie che il socket am3+ é stato il risultato del riciclo del riciclo del riciclo di un socket precedente, quindi già vetusto alla nascita, ficuriamoci adesso.

;) ciauz

[Grizlod®]

mi sembrava che sottointendessi una cache di dimensioni troppo ridotte, quanto ad oggi il vero limite di BD/PD è stata la velocità e la associatività. A proposito anche quelle Intel sono a 8 vie.

http://i.stack.imgur.com/HPjro.png

http://cdn.overclock.net/f/fc/350x700px-LL-fca26844_Steamroller-CacheChart.pngSì, anche se in effetti la L1D è raddoppiata e con ways moltiplicate...no potrebbe essere ok così.

[sgrinfia]

Si vabbè l'AM3 sarà anche vecchiotto e qui non c'ì piove ,ma non credete che tra Am2 fino ad arrivare ha Am3+ non c'ì siano stati miglioramenti. poi se uno proprio pignoli non crederete che i vari chip Intel non siano altro un x38 rimodernato ?, da qualche parte bisogna ricominciare no!.

[el-mejo]

Hai lasciato fuori gli athlon II :asd:
che uscirono un po' dopo (come die fallati recuperati) e mi sembra (adesso nn ho il tempo di controllare, stò uscendo) che abbiano tutti il doppio MC... ma questo nn toglie che il socket am3+ é stato il risultato del riciclo del riciclo del riciclo di un socket precedente, quindi già vetusto alla nascita, ficuriamoci adesso.

;) ciauz

Si vabbè l'AM3 sarà anche vecchiotto e qui non c'ì piove ,ma non credete che tra Am2 fino ad arrivare ha Am3+ non c'ì siano stati miglioramenti. poi se uno proprio pignoli non crederete che i vari chip Intel non siano altro un x38 rimodernato ?, da qualche parte bisogna ricominciare no!.

Il socket in se, anche a livello elettrico, non credo affatto che sia male.

Il problema sono i chipset, di fatto il northbrige 990fx è il vecchio 790fx dell'epoca am2+/am3 rimarchiato, mentre il southbrige sb950 è il vecchio sb850 uscito con Thuban.

Con l'uscita di Steamroller avrebbero fatto bene a far uscire un nuovo chipset, magari unificato come il vecchio Nforce4 per semplificare il layout delle motherboard, con pci-e 3.0, usb3 nativo e un migliore supporto agli ssd sata (gli m.2 ancora non c'erano), il tutto con un PP degno per contenere consumi e costi: credo che un 45nm o anche i 32nm sarebbero stati più che fattibili.

In questo modo avrebbero avuto una base degna per poter presentare un ipotetico Kaveri 6 moduli: sarebbe stata una signora piattaforma...:cry:

[isomen]

[QUOTE=sgrinfia;42923710]Si vabbè l'AM3 sarà anche vecchiotto e qui non c'ì piove ,ma non credete che tra Am2 fino ad arrivare ha Am3+ non c'ì siano stati miglioramenti. poi se uno proprio pignoli non crederete che i vari chip Intel non siano altro un x38 rimodernato ?, da qualche parte bisogna ricominciare no!.[/QUaOTE]

Ammetto di essere carente sui chipset Intel mà sono su PP nuovo ed hanno features che AMD nn ha o ha integrato con chip di terzi.

;) ciauz

[paolo.oliva2]

@tuttodigitale

Quello che intendersi io, circa un CMT + SMT, sarebbe tipo:

Intel 1 core e 2 TH a core con l'SMT.

AMD, potrebbe avere anziché 8 TH a modulo (se 4 core) o 4 TH a .modulo se 2 core, un numero di TH SMT pari alla metà dei core nel modulo.

Cerco di spiegarmi. Un 5960X è un X8+8. Supponendo che Zen tramite il CMT risparmi dei transistor e permetta un X10 ma solo +5TH, avrebbe si 15TH al posto di 16 del 5960X, però si troverebbe che 10 core fisici dovrebbero pareggiare con gli 8 di Intel che per me avrebbe un IPC superiore, ma per contro gli 8TH dell'SMT di Intel, con un rendimento max del 30%, otterrebbero meno dei 5 di AMD, semplicemente perché 2TH su 4 core equivarrebbe ad avere "spazio" su 2 core che per forza di cose sarebbe superiore rispetto ad 1 core.

Avrò fantasia, però focalizzo la cosa su 2 aspetti importanti;
Il primo e che il CMT abbassa il TDP, ed abbiamo visto che sembra essere la strada più valida per ottenere potenza con qualsiasi PP silicio.
Ridurre la lunghezza pipeline aumenta l'IPC e quindi riduce la richiesta di frequenze alte a parità di potenza.
L'SMT di Intel richiede cache velocissime perché comunque si devono riempire e svuotare tra un TH e l'altro, mentre un modulo con cache del 50% più lente otterrebbe comunque le stesse prestazioni e il 2° TH avrebbe delle risorse del 50% superiori (sempre considerando +1TH su 2 core.

Inoltre il discorso che se ritiene la L2 inclusiva, non cozzerebbe assolutamente con la mia teoria sul modulo, anzi, sarebbe pienamente compatibile.

Io non mastico il discorso tecnico perché non ne ho le basi, ma cercare di realizzare un procio stile Intel sarebbe un suicidio, semplicemente perché ti scontreresti con 15anni in meno d'esperienza e su garanzie silicio nettamente inferiori. Accoppiare CMT ed SMT darebbe margine sul silicio ed in fin dei conti, il modulo conCMT rimarrebbe tale sull'FP, ma in chiave APU, dove l'IGP potrebbe risolvere una parte delle istruzioni FP (ricordo che si diceva che Kaveri potesse dirottare autonomamente un 10% di istruzioni FP senza bisogno di software specifico, stile processori di una volta,chiese presente il coprocessore,allora andavano a lui, altrimenti no). Quindi in chiave CMT e APU, l'FP risulterebbe meno impegnata e quindi il modulo ancor più libero nell'SMT, mentre un core Intel se l'SMT dirottasse l'istruzione all'IGP, non guadagnerebbe nulla, semplicemente perché non sfrutterebbe il core.

Ed aggiungo. Intel con il suo SMT non crede nell'IGP come estensione dell'FP semplicemente perché dovrebbe implementare un ulteriore livello di SMT, tipo 3TH, perché se l'istruzione FP si passasse all'IGP, non sfrutterebbe il core o viceversa con guadagno zero, quindi, ma se inquadriamo un SMT a 2 TH su un modulo di 4core, il TH che può usufruire dell'IGP lascerebbe più spazio libero nel modulo e di qui pienamente sfruttabile dall'altro TH.
Una logica differente dell'SMT proiettata in APU, compatibilissima con Huma/HSA, si che sarebbe competitiva. Non vedo un nesso dopo aver steccato 3,1miliardi di transistor in Carrizo ed aver sbandierato (pagando un die più grande di un tot) compatibilità HSA 1.0 eHuma, mandare a puttane tutto. Mi pare che una continuazione sarebbe pressoché scontata.

[epimerasi]

Certo, può darsi anche che in qualità proprio di questo e del fatto che le ddr4 ci sono già da adesso, considerando che deve ancora passare un altro anno può darsi che le piattaforme Zen saranno solo DDR4. Ma non so dove avevo letto che ci potrà essere la possibilità che le prime cpu Zen avranno doppio mc per il supporto di entrambe le generazione di ram.

Edit: ecco ricordavo male io, quello che lessi riguardo alla doppia compatibilità era inerente a quelle famose slide fake iniziali (http://www.techpowerup.com/212161/amd-zen-based-8-core-desktop-cpu-arrives-in-2016-on-socket-fm3.html) infatti in questo link (fake iniziale) dice proprio questo. Invece in quest'altro link (quello veritiero - http://wccftech.com/amd-confirms-x86-zen-based-enthsiuast-fx-cpus-7th-generation-apus-2016-compatible-am4-socket/ -) dice che per le APU 7 generazione per socket am4 ci sarà compatibilità di memoria a ddr3 e ddr4 per piattaforme specifiche. Per le cpu FX sempre socket am4 ci sarà supporto alle DDR4 (non nominando le ddr3). Ora non si capisce questa parola bene "supporto", ergo non è per forza detto che alcune soluzioni FX AM4 non potrebbero avere supporto anche alle ddr3 anche in questo caso per piattaforme specifiche (magari quelle soluzioni terra terra con mobo combo micro-atx e chipset fascia bassa). Tutto è possibile...

Il controller di Steamroller supporta già le DDR4 da documenti AMD.

Le APU AM4 saranno basate ancora su steamroller, ma su processo finfet (ancora da stabilire quale), quindi ci saranno sicuramente il doppio supporto su alcune schede madri

[epimerasi]

Ringraziando per i numerosi post molto istruttivi, volevo chiedere una cosa.

Il CMT condivide risorse, l'SMT massimizza lo sfruttamento del core.

Il CMT implementato su BD penalizza lIPC nativo, l'SMT di per sè non aumenta l'IPC, ma architetturalmente l'implementazione dell'SMT porta un IPC alto.

...

Stai sbagliando il ragionamento di partenza.
Non è l'SMT o il CMT ad aumentare o diminuire l'IPC.

L'IPC dipende dall'efficienza delle pipeline, l'SMT e il CMT è un modo -a posteriori- per sfruttare le inefficienze delle pipeline (inevitabili).

[epimerasi]

Se le 10 Pipeline che dovrebbe avere per core sono vere (dicitur) dovrebbe avere un ipc single Th molto alto, e probabilmente un Ht a 3-4 vie.
Se invece sono a Modulo ( 5 pipeline per core) dovrebbe avere un Ipc simile a Haswell sul single Th, mentre sul th+ht Simile a Skylake (sperando che non ci siano bug in giro)

Occhio perchè il numero 10 viene fuori sommando int+fp+altro

In generale sembra un disegno 4-wide, più o meno come dovrebbe essere per gli ultimi processori Intel.

[davo30]

@tuttodigitale

Quello che intendersi io, circa un CMT + SMT, sarebbe tipo:

Intel 1 core e 2 TH a core con l'SMT.

AMD, potrebbe avere anziché 8 TH a modulo (se 4 core) o 4 TH a .modulo se 2 core, un numero di TH SMT pari alla metà dei core nel modulo.

Cerco di spiegarmi. Un 5960X è un X8+8. Supponendo che Zen tramite il CMT risparmi dei transistor e permetta un X10 ma solo +5TH, avrebbe si 15TH al posto di 16 del 5960X, però si troverebbe che 10 core fisici dovrebbero pareggiare con gli 8 di Intel che per me avrebbe un IPC superiore, ma per contro gli 8TH dell'SMT di Intel, con un rendimento max del 30%, otterrebbero meno dei 5 di AMD, semplicemente perché 2TH su 4 core equivarrebbe ad avere "spazio" su 2 core che per forza di cose sarebbe superiore rispetto ad 1 core.

Avrò fantasia, però focalizzo la cosa su 2 aspetti importanti;
Il primo e che il CMT abbassa il TDP, ed abbiamo visto che sembra essere la strada più valida per ottenere potenza con qualsiasi PP silicio.
Ridurre la lunghezza pipeline aumenta l'IPC e quindi riduce la richiesta di frequenze alte a parità di potenza.
L'SMT di Intel richiede cache velocissime perché comunque si devono riempire e svuotare tra un TH e l'altro, mentre un modulo con cache del 50% più lente otterrebbe comunque le stesse prestazioni e il 2° TH avrebbe delle risorse del 50% superiori (sempre considerando +1TH su 2 core.



Scusa Paolo, ma se il tuo discorso fosse giusto, praticamente AMD starebbe buttando via dei soldi con Zen. Le basterebbe prendere PD, accorciare le pipeline e salverebbe capre e cavoli. Aumenterebbe l'ipc, manterrebbe un numero elevato di core in bassi TDP grazie al CMT, e sarebbe infintamente meno dipendente dalla bonta del silicio visto che non necessiterebbe di elevate frequenze.... No, troppo facile...

[paolo.oliva2]

Stai sbagliando il ragionamento di partenza.
Non è l'SMT o il CMT ad aumentare o diminuire l'IPC.

L'IPC dipende dall'efficienza delle pipeline, l'SMT e il CMT è un modo -a posteriori- per sfruttare le inefficienze delle pipeline (inevitabili).

Condivido, però ci sono delle differenze intrinseche.
Sarebbe assurdo partire con l'idea di mettere un SMT per sfruttare al max il core, con tutta la complessità, quando si potrebbe ottenere lo stesso risultato aumentando l'IPC.
Il CMT, partendo dal concetto di condivisione, ricerca l'aumento di potenza nell'aumento dei core. È ovvio che ciò è possibile a patto che diminuisca il TDP a core.
Nulla da dire che si potrebbe ottenere un procio CMT con più IPC di Intel, ma la mia era una considerazione tipo quella di partire con lo stesso core e poi evolverlo o in SMT o in CMT.

Però, osservando le differenti tipologie tra AMD e Intel, che sono enormi (Intel sulla stessa base core + SMT poi realizza modelli a sé, con differente I/O, differenti cache, a seconda del numero dei core, mentre AMD realizza il modulo che è standard sia come APU che come Opteron). È ovvio che Intel può fare quello che fa basandosi sul numero di FAB di proprietà e su uno sviluppo silicio (tempo e costo) a proprio giudizio, cosa impensabile, volente o meno, realizzabile da AMD.
Il concetto quindi del modulo, Zen o meno, CMT o meno, SMT o meno, Keller o meno, credo sia impossibile da eliminare, proprio perché è a tutti gli effetti la base del lavoro AMD.
Il motivo del perché Carrizo e successore siano ancore Excavator e non Zen, penso sia dovuto al fatto che il modulo, in quanto tale, con Zen aumenti il TDP (specie se vero che X4), che senza il 14nm non possa rientrare in un TDP idoneo al mobile.

[tuttodigitale]

Stai sbagliando il ragionamento di partenza.
Non è l'SMT o il CMT ad aumentare o diminuire l'IPC.

L'IPC dipende dall'efficienza delle pipeline, l'SMT e il CMT è un modo -a posteriori- per sfruttare le inefficienze delle pipeline (inevitabili).
quoto.
Atom e P4 hanno usato il SMT e non sono certo soluzioni con un alto ipc.

Scusa Paolo, ma se il tuo discorso fosse giusto, praticamente AMD starebbe buttando via dei soldi con Zen. Le basterebbe prendere PD, accorciare le pipeline e salverebbe capre e cavoli. Aumenterebbe l'ipc, manterrebbe un numero elevato di core in bassi TDP grazie al CMT, e sarebbe infintamente meno dipendente dalla bonta del silicio visto che non necessiterebbe di elevate frequenze.... No, troppo facile...
il discorso di Paolo è giusto, ma non è completo. Se riduci le pipeline, rimanendo inalterata la complessità dell'architettura, riduci le penalità di miss prediction, ma la frequenza di clock, si riduce di un stesso fattore a parità di Vcore. Abbiamo detto, in soldoni che 4 GHz sono per BD come i 2,8 di SB a livello di frequenza, è bene tener chiaro questo concetto.
Il fattore limitante non è la frequenza di clock (l'alu per lo shift di un P4 viaggiava a frequenza doppia:6-8 GHz a default e oltre i 14GHz sotto azoto liquido) ma il tempo di propagazione dei segnali all'interno di uno stadio.
Non è mica un caso che excavator raggiunge frequenze di 3,4 GHz in turbo mode, nonostante le HDL.
In soldoni non basta ridurre il numero di stadi per aumentare le prestazioni. Anzi non è neppure necessario.


@Paolo
Quali vantaggi avrebbe una soluzione del genere? Se non riprogetti i core, al massimo il 2-3% spazio su die, se invece deve manipolarli quanto gli costa?

Per il frontend, basterebbe implementare i decoder di bulldozer invece che per i due core BD, per ciascun core ZEN + SMT, in sostanza replicare il front end di steamroller. In questo modo, proprio per la natura stessa dell'HT e di come vengono gestiti i core logici della cpu dallo scheduler di Windows, la penalità la si sposterebbe non al quarto thread come auspicavi, ma al terzo, in una cpu a 4 thread. Ma il terzo in una cpu da 8 core, significherebbe piccole possibili penalità dovute alla fase di decodifica dal 9 thread in poi.

Per quanto riguarda la FPu, se venisse implementata una soluzione come quella che hai descritto (4 potenti pipe, ma con registri da soli 128bit), in teoria sarebbe più che sufficiente per il 90% delle richieste dei 4 thread. Piccoli colli di bottiglia si avrebbero solo dal 13-esimo thread...

Comunque, penso che vedremo ancora la FLEXFP all'opera, con o senza logica CMT. I vantaggi di avere pipeline in grado di eseguire istruzioni complesse, imho supera abbondantemente i vantaggi dei registri a 512 bit (non certo efficienti dal punto di vista energetico), che saranno probabilmente quasi del tutto inutilizzati, fino all'arrivo di Zen+.

Intel non crederà nel igp (voleva entrare nel mercato gpu con na soluzione general purpose :mbe: ), ma già oggi ha soluzioni molto interessanti, che nel prossimo futuro possono affiancarsi sullo stesso socket tramite QPI (l'equivalentell' Hypertrasport). Certo è lontanissima, anni luce da HSA, tuttavia vedo solo vantaggi rispetto ad una soluzione pci express.

Chi si ricorda di AMD Torrenza?

[Ren]

Chissà perché Paolo è convinto che il CMT sia più efficiente dal punto di vista dei consumi.:rolleyes:

Il risparmio delle parti unificate viene sormontato dal consumo della doppia LSU. E' un progetto fallimentare che fu abbandonato perfino dai propri inventori (Sun)...

[tuttodigitale]

Condivido, però ci sono delle differenze intrinseche.
Sarebbe assurdo partire con l'idea di mettere un SMT per sfruttare al max il core, con tutta la complessità, quando si potrebbe ottenere lo stesso risultato aumentando l'IPC.
Il guadagno di ipc nel ST, va a scapito delle prestazioni per transistor all'interno di un modulo. Questo è esattamente quello che succede con i vari passaggi PD->SR->XV.

Intel ha aumentato enormemente la complessità di skylake rispetto a SB, questo è stato possibile grazie ai vertiginosi passi in avanti fatti dal silicio, nella riduzione dei consumi.

Nonostante ciò, skylake nel ST non è in grado di raggiungere le prestazioni di un core SB con HT. E' evidente che non si possa ottenere le stesse prestazioni nel MT, utilizzando meno thread se non aumentando a dismisura la complessità.

In fin dei conti è per questo che siamo in piena era mulit-core/thread :read:

Quindi il SMT, esattamente come il CMT, non ricerca l'aumento della potenza solo ed esclusivamente con l'aumento dei thread gestibili, ma in qualche modo cercano di elevare le prestazioni nel ST, proprio in virtù del fatto che le risorse condivise sono in qualche modo dimensionate anche per il thread aggiuntivo.

La FLEXFP è semplicemente troppo per un core BD. Anzi cos' come è dobbiamo aspettarci un aumento delle prestazioni dovute al SMT ben più elevate di quelle Intel. L'unità in virgola mobile di BD è a tutti gli effetti una doppia FPu, come giustamente hai scritto.
Praticamente potremmo persino attenderci un buon +70% dal SMT-2 nei calcoli in virgola mobile, esattamente come succede oggi con BD.


Però, osservando le differenti tipologie tra AMD e Intel, che sono enormi (Intel sulla stessa base core + SMT poi realizza modelli a sé, con differente I/O, differenti cache, a seconda del numero dei core, mentre AMD realizza il modulo che è standard sia come APU che come Opteron). È ovvio che Intel può fare quello che fa basandosi sul numero di FAB di proprietà e su uno sviluppo silicio (tempo e costo) a proprio giudizio, cosa impensabile, volente o meno, realizzabile da AMD.
secondo me non è un fatto di fab di proprietà, ma volumi di vendita. Probabilmente per Intel questa è la strada più conveniente :eek:


Il concetto quindi del modulo, Zen o meno, CMT o meno, SMT o meno, Keller o meno, credo sia impossibile da eliminare, proprio perché è a tutti gli effetti la base del lavoro AMD.
Il motivo del perché Carrizo e successore siano ancore Excavator e non Zen, penso sia dovuto al fatto che il modulo, in quanto tale, con Zen aumenti il TDP (specie se vero che X4), che senza il 14nm non possa rientrare in un TDP idoneo al mobile.
Ma il successore di Carrizo se non sbaglio sarà ancora su 28nm o sbaglio. Questo mi fa pensare che per fine 2016 le ddr4 saranno le memorie più vendute. In pratica Carrizo desktop servirà solo per disfarsi di Kaveri e della piattaforma FM2+ (questo non prelude la possibilità di avere apu esa-core).

Chissà perché Paolo è convinto che il CMT sia più efficiente dal punto di vista dei consumi.:rolleyes:

Il risparmio delle parti unificate viene sormontato dal consumo della doppia LSU. E' un progetto fallimentare che fu abbandonato, ancor prima della produzione, dai propri inventori (Sun)...
L'alpha EV6 mi sembra che sia stato prodotto ed era un eccellente prodotto, e nel team DEC di quegli anni, c'era sia Dirk Meyer che Jim Keller.

Attenzione il significato di CMT per Sun è diverso.

[Ren]

L'alpha EV7 mi sembra che sia stato prodotto ed era un eccellente prodotto, e nel team DEC di quegli anni, c'era sia Dirk Meyer che Jim Keller.

Attenzione il significato di CMT per Sun è diverso.

EV7 non era CMT.

edit. sei passato dal ev7 al 6, ma sempre degli ottimi processori ordinari rimangono... :D (erano la base del k7)


Il rock di sun aveva cache e fetch istruzioni condivise tra 4 core, con due cache dati.

[Piedone1113]

Condivido, però ci sono delle differenze intrinseche.
Sarebbe assurdo partire con l'idea di mettere un SMT per sfruttare al max il core, con tutta la complessità, quando si potrebbe ottenere lo stesso risultato aumentando l'IPC.
Il CMT, partendo dal concetto di condivisione, ricerca l'aumento di potenza nell'aumento dei core. È ovvio che ciò è possibile a patto che diminuisca il TDP a core.
Nulla da dire che si potrebbe ottenere un procio CMT con più IPC di Intel, ma la mia era una considerazione tipo quella di partire con lo stesso core e poi evolverlo o in SMT o in CMT.

Però, osservando le differenti tipologie tra AMD e Intel, che sono enormi (Intel sulla stessa base core + SMT poi realizza modelli a sé, con differente I/O, differenti cache, a seconda del numero dei core, mentre AMD realizza il modulo che è standard sia come APU che come Opteron). È ovvio che Intel può fare quello che fa basandosi sul numero di FAB di proprietà e su uno sviluppo silicio (tempo e costo) a proprio giudizio, cosa impensabile, volente o meno, realizzabile da AMD.
Il concetto quindi del modulo, Zen o meno, CMT o meno, SMT o meno, Keller o meno, credo sia impossibile da eliminare, proprio perché è a tutti gli effetti la base del lavoro AMD.
Il motivo del perché Carrizo e successore siano ancore Excavator e non Zen, penso sia dovuto al fatto che il modulo, in quanto tale, con Zen aumenti il TDP (specie se vero che X4), che senza il 14nm non possa rientrare in un TDP idoneo al mobile.

Non è che puoi alzare l'ipc a comando, e soprattutto non tutti i programmi potrebbero avere beneficio dall'aumento del solo IPC:

Due esempi stupidi:
Riesco ad oro ad eseguire 3 somme contemporanee in due consecutivi cicli di clock.
Il 50% di programmi mi chiede 1 somma contemporanea, il 30% 2 somme contemporanee, il 20% tre somme contemporanee.
Bene decido di passare dalla capacità 3x2 a quella 1x1 (una somma per ogni ciclo),
Nel 50% dei casi ho prestazioni superiori (la singola somma mi da risultato in un ciclo invece che 2)
Nel 30% non ho alcuna variazione, mentre nel 20% ho perdita di ipc (inerente a quella sola prestazione).

Riesco ad aumentare l'ipc in tutti i casi, ma nel 50% dei programmi parti della pipeline sono inutilizzate (praticamente le istruzioni ci passano attraverso senza che venga effettuata nessuna operazione), o meglio ancora il compilatore decide di ottimizzare l'esecuzione del codice a causa di dipendenze con 2-3 stadi di null nel blocco di ingresso della pipeline.
In tutti e due i casi riuscire ad infilarci un altro thread mi farebbe sfruttare di più il core avvicinando l'ipc reale a quello teorico massimo.

[capitan_crasy]

K17 alias ZEN!
Sito in tedesco tradotto in inglese by Google!

Clicca qui... (http://translate.google.com/translate?hl=it&sl=de&tl=en&u=http%3A%2F%2Fwww.computerbase.de%2F2015-10%2Famd-geruechte-stoney-und-bristol-ridge-im-bios-zen-in-softwarepatch%2F&sandbox=1)

[george_p]

K17 alias ZEN!
Sito in tedesco tradotto in inglese by Google!

Clicca qui... (http://translate.google.com/translate?hl=it&sl=de&tl=en&u=http%3A%2F%2Fwww.computerbase.de%2F2015-10%2Famd-geruechte-stoney-und-bristol-ridge-im-bios-zen-in-softwarepatch%2F&sandbox=1)

Cache molto veloce rispetto alla precedente architettura... come minimo.
Anche qui parla di modulo, inteso come gruppo di 4 cores che forse interconnetteranno per creare multicores da 8, 12, 16 ecc!?
Mi ricorda quelle slide che amd aveva prontamente smentito sul loro stesso forum se non erro.
Vedremo vedremo...

[paolo.oliva2]

Non è che puoi alzare l'ipc a comando, e soprattutto non tutti i programmi potrebbero avere beneficio dall'aumento del solo IPC:

Due esempi stupidi:
Riesco ad oro ad eseguire 3 somme contemporanee in due consecutivi cicli di clock.
Il 50% di programmi mi chiede 1 somma contemporanea, il 30% 2 somme contemporanee, il 20% tre somme contemporanee.
Bene decido di passare dalla capacità 3x2 a quella 1x1 (una somma per ogni ciclo),
Nel 50% dei casi ho prestazioni superiori (la singola somma mi da risultato in un ciclo invece che 2)
Nel 30% non ho alcuna variazione, mentre nel 20% ho perdita di ipc (inerente a quella sola prestazione).

Riesco ad aumentare l'ipc in tutti i casi, ma nel 50% dei programmi parti della pipeline sono inutilizzate (praticamente le istruzioni ci passano attraverso senza che venga effettuata nessuna operazione), o meglio ancora il compilatore decide di ottimizzare l'esecuzione del codice a causa di dipendenze con 2-3 stadi di null nel blocco di ingresso della pipeline.
In tutti e due i casi riuscire ad infilarci un altro thread mi farebbe sfruttare di più il core avvicinando l'ipc reale a quello teorico massimo.
OK.
Nel complesso, riferito a BD, tutti concordiamo che con l'IPC di Pile anche a frequenze maggiori il procio sarebbe comunque sbilanciato (cioè molti core per una determinata potenza MT). Ciò non toglie che un 20/25% in più con EX non sarebbe da poco, specialmente se >X8. Zen aumentando l'IPC su EX e aggiungendo l'SMT, dovrebbe equivalere a circa un X12 EX. Tutto sta a cosa potrà permettere il 14nm.

[paolo.oliva2]

K17 alias ZEN!
Sito in tedesco tradotto in inglese by Google!

Clicca qui... (http://translate.google.com/translate?hl=it&sl=de&tl=en&u=http%3A%2F%2Fwww.computerbase.de%2F2015-10%2Famd-geruechte-stoney-und-bristol-ridge-im-bios-zen-in-softwarepatch%2F&sandbox=1)

Parla di 512KB L2 per Zen, su 2MB condivisa, quindi si parlerebbe di modulo come X4. Conferma +40% su Excavator, quindi circa +70% su Pile, ma soprattutto parla di frequenza tra i 3GHz e 4GHz, il che sarebbe una differenza enorme.
Cioè, a parte l'SMT, +70% di IPC su Pile ma a 3GHz, equivarrebbe ad un Pile a 5,1GHz... Ma se a 4GHz, corrisponderebbe ad un Pile a 6,8GHz, una vita.

N.B.
Il +40% di Zen è riferito all'ultima release di BD, cioè Carrizo Excavator, la quale ha un 20/25% di IPC in più rispetto a Piledriver. 100 Piledriver + 20/25% farebbe 120/125%, e a questo valore andrebbe aggiunto il +40% di Zen.

[tuttodigitale]

EV7 non era CMT.

edit. sei passato dal ev7 al 6, ma sempre degli ottimi processori ordinari rimangono... :D (erano la base del k7)


Il rock di sun aveva cache e fetch istruzioni condivise tra 4 core, con due cache dati.

Ma il rock era anche una soluzione SMT-4 di tipo asimmetrico
Il povero front-end doveva gestire 8 thread principali + 8 secondari, per un totale di 16 thread. Il CMT è stato l'ultimo dei problemi.


sei passato dal ev7 al 6, ma sempre degli ottimi processori ordinari rimangono... :D (erano la base del k7)
Mi era venuto il dubbio, e ho corretto ma non era necessario : nel senso che mi sono basato su wikipedia en... :ops:

[paolo.oliva2]

Volevo chiedere una cosa.

Core normale 1 programma/1 TH oltre +1 programma o + 1TH diminuzione prestazionale.

Core + SMT 1 programma e 2 TH +130%. Con 2 programmi e/o >2 TH diminuzione efficienza. Ma non mi è chiaro se 2TH sullo stesso programma o 2TH su 2 programmi distinti darebbero uguali prestazioni.

Core + CMT 1 o 2 programmi a modulo con 2TH è indifferente come è indifferente aumentare a 3 o 4 TH sia su 1 programma che 4 distinti. (Esempio Cinebench su FX settato a 32TH o 4 sessioni Cinebench a 8TH)

Se ribaltassimo la cosa su Zen, in teoria alla mole di carico del CMT si sommerebbe l'aumento di TH dell'SMT.

Se già oggi un 8350 è simile ad un X6+6 come carico, un Zen X8+8 dovrebbe raddoppiare il carico, certo che già solamente X8 sarebbe un bel mostriciattolo.

[paolo.oliva2]

quoto.
Atom e P4 hanno usato il SMT e non sono certo soluzioni con un alto ipc.


il discorso di Paolo è giusto, ma non è completo. Se riduci le pipeline, rimanendo inalterata la complessità dell'architettura, riduci le penalità di miss prediction, ma la frequenza di clock, si riduce di un stesso fattore a parità di Vcore. Abbiamo detto, in soldoni che 4 GHz sono per BD come i 2,8 di SB a livello di frequenza, è bene tener chiaro questo concetto.
Il fattore limitante non è la frequenza di clock (l'alu per lo shift di un P4 viaggiava a frequenza doppia:6-8 GHz a default e oltre i 14GHz sotto azoto liquido) ma il tempo di propagazione dei segnali all'interno di uno stadio.
Non è mica un caso che excavator raggiunge frequenze di 3,4 GHz in turbo mode, nonostante le HDL.
In soldoni non basta ridurre il numero di stadi per aumentare le prestazioni. Anzi non è neppure necessario.


@Paolo
Quali vantaggi avrebbe una soluzione del genere? Se non riprogetti i core, al massimo il 2-3% spazio su die, se invece deve manipolarli quanto gli costa?

Per il frontend, basterebbe implementare i decoder di bulldozer invece che per i due core BD, per ciascun core ZEN + SMT, in sostanza replicare il front end di steamroller. In questo modo, proprio per la natura stessa dell'HT e di come vengono gestiti i core logici della cpu dallo scheduler di Windows, la penalità la si sposterebbe non al quarto thread come auspicavi, ma al terzo, in una cpu a 4 thread. Ma il terzo in una cpu da 8 core, significherebbe piccole possibili penalità dovute alla fase di decodifica dal 9 thread in poi.

Per quanto riguarda la FPu, se venisse implementata una soluzione come quella che hai descritto (4 potenti pipe, ma con registri da soli 128bit), in teoria sarebbe più che sufficiente per il 90% delle richieste dei 4 thread. Piccoli colli di bottiglia si avrebbero solo dal 13-esimo thread...

Comunque, penso che vedremo ancora la FLEXFP all'opera, con o senza logica CMT. I vantaggi di avere pipeline in grado di eseguire istruzioni complesse, imho supera abbondantemente i vantaggi dei registri a 512 bit (non certo efficienti dal punto di vista energetico), che saranno probabilmente quasi del tutto inutilizzati, fino all'arrivo di Zen+.

Intel non crederà nel igp (voleva entrare nel mercato gpu con na soluzione general purpose :mbe: ), ma già oggi ha soluzioni molto interessanti, che nel prossimo futuro possono affiancarsi sullo stesso socket tramite QPI (l'equivalentell' Hypertrasport). Certo è lontanissima, anni luce da HSA, tuttavia vedo solo vantaggi rispetto ad una soluzione pci express.

Chi si ricorda di AMD Torrenza?

Io non è che non creda in Zen, ma dico che ci siano possibilità che lo stesso Excavator sia limitato in IPC proprio perché prodotto sul 28nm e quindi per limiti di budget TDP.
Zen che implementa l'SMT è una cosa, Zen che a parte l'SMT aumenta l'IPC e sembra diventare un X4 a modulo, è un'altra.

È questo il punto che io porto in discussione.
Un modulo Zen senza SMT sarebbe sovradimensionato, un modulo BD con il CMT era sottodimensionato (a livello di front-end o come cavolo si dice per pipeline verso le ALU.

Ora, il confronto tra SMT Intel e SMT AMD bisogna valutarlo perché non sappiamo le differenze, ma è palese che se l'SMT di AMD fosse sputato all'SMT Intel, difficilmente avrebbe la stessa efficienza (numero di transistor/TDP/vantaggi) semplicemente perché una prima release non può offrire tutti gli affinamenti che Intel ha implementato in 15 anni.

Ed è tutto qui il punto... Perché una release di Zen quale potrebbe essere l'evoluzione di Ex, CMT e modulo X4, potrebbe avere un'efficienza migliore rispetto allo stesso ma con SMT, perché sarebbe possibilissimo che il modulo raggiunga una efficienza massima (TDP) migliore del modulo + SMT (1a release), così da portare che da una parte ci possano essere 2m X8 + SMT e dall'altra magari un 3m X12 nello stesso TDP.
Importerebbe poco che da una parte ci sarebbero 16 TH e dall'altra 12, se i 16TH nel pratico sarebbero 8 +8 al 30% che risulterebbero 2,4.

Per dirla papale, l'SMT in Intel comporta almeno un +5% di TDP. In Zen 8 core, se fosse simile ad Intel, avremmo +40% di TDP. Da un X8 ad un X12 ci sarebbe un +50% di TDP. Ora, meglio un Zen X8 + 8 o un Zen X12?

[tuttodigitale]

Il programma di per se non può nel ST far eseguire due o più istruzioni in parallelo.
E' la logica all'interno della cpu, che cerca di eseguire, quelle che sono una successione di istruzioni singole poste una dietro l'altra, in parallelo.

il numero delle istruzioni eseguibili in parallelo di un determinato thread non dipende solo dalla presenza di un certo quantitativo di ALU all'interno della cpu.

Se lo trovo, posto un interessante articolo, che parla proprio dei problemi di efficienza che caratterizzano sia le soluzioni forti nel ST che quelle MT con un rapporto performance/transistor molto più favorevole.
La traduzione è che bisogna trovare un equilibrio, e sia il CMT che il SMT vanno in quella direzione.


Paolo non è detto che con il SMT, ZEN guadagni solo il 30%: la FLEXFP è di fatto una doppia FPu, replicando la pipeline più potente, che permette di eseguire praticamente tutte le operazioni possibili. Nel caso Intel i due thread possono occupare la FPu a condizione di non eseguire entrambi operazioni complesse come la moltiplicazione.

Lo scaling di Cinebench, soprattutto di steamroller, test notoriamente fp-intensive, ne è la prova tangibile.
Non è da escludere che il SMT possa portare ad un +30% nei calcoli int ed ad un corposo +70% nel floating point...con un guadagno medio molto più elevato di quello che assistiamo normalmente con le cpu Intel.

PS offro una ulteriore chiave di lettura.
Nella slide dove vengono confrontati l'ipc di excavator e ZEN, si fa riferimento ai core..
Ma per core AMD, negli ultimi anni si riferisce ai cluster integer. Sicuri che quel +40% a livello di core, puro per XV, con SMT per ZEN, non si riferisca esclusivamente alle prestazioni INT?

[Pat77]

http://www.phoronix.com/scan.php?page=news_item&px=AMD-Zen-znver1-GCC-Ready

Molto interessante, si sta preparando il supporto a ZEN molto prima di quanto credessi.

[paolo.oliva2]

Il programma di per se non può nel ST far eseguire due o più istruzioni in parallelo.
E' la logica all'interno della cpu, che cerca di eseguire, quelle che sono una successione di istruzioni singole poste una dietro l'altra, in parallelo.

il numero delle istruzioni eseguibili in parallelo di un determinato thread non dipende solo dalla presenza di un certo quantitativo di ALU all'interno della cpu.

Se lo trovo, posto un interessante articolo, che parla proprio dei problemi di efficienza che caratterizzano sia le soluzioni forti nel ST che quelle MT con un rapporto performance/transistor molto più favorevole.
La traduzione è che bisogna trovare un equilibrio, e sia il CMT che il SMT vanno in quella direzione.


Paolo non è detto che con il SMT, ZEN guadagni solo il 30%: la FLEXFP è di fatto una doppia FPu, replicando la pipeline più potente, che permette di eseguire praticamente tutte le operazioni possibili. Nel caso Intel i due thread possono occupare la FPu a condizione di non eseguire entrambi operazioni complesse come la moltiplicazione.

Lo scaling di Cinebench, soprattutto di steamroller, test notoriamente fp-intensive, ne è la prova tangibile.
Non è da escludere che il SMT possa portare ad un +30% nei calcoli int ed ad un corposo +70% nel floating point...con un guadagno medio molto più elevato di quello che assistiamo normalmente con le cpu Intel.

PS offro una ulteriore chiave di lettura.
Nella slide dove vengono confrontati l'ipc di excavator e ZEN, si fa riferimento ai core..
Ma per core AMD, negli ultimi anni si riferisce ai cluster integer. Sicuri che quel +40% a livello di core, puro per XV, con SMT per ZEN, non si riferisca esclusivamente alle prestazioni INT?

Ma infatti quello che ipotizzò è che in Intel l'SMT è implementato a livello di core, ma in AMD, che ha il modulo, l'SMT potrebbe essere a livello di modulo.
Nel senso che su Intel l'SMT può operare sullo spazio libero dal 1° TH sugli INT e FP, ma su AMD se inquadriamo il modulo come 4 X INT e 4 X FP, il 5° TH avrebbe a disposizione praticamente come 1 core libero.
Cioè, mentre in Intel il 2° TH stalla, con AMD potrebbe passare ad un altro core e nello stesso ciclo sfruttare il 25% di ogni core per arrivare al 100% nello stesso tempo.

Inoltre ci sarebbe un concetto diverso, nel senso che applicare l'SMT per 1 TH in più a modulo sarebbe come avere 1 core in più, ma 2TH richiederebbe più transistor per comunque passare dal 100% con 1 al 160% per 2, al 190% per 3...

Io non conosco il core come funzia, ma diciamo che a monte ci sia un serbatoio con 2TH (o L2), si realizzano 2 strade per ogni TH con la piazzola di sosta per il 2° TH. Questo grossomodo dovrebbe essere Intel, con i vari divisori INT e FP..

In AMD ci sarebbe la L2 condivisa per 4 core, quindi il serbatoio sarebbe quello per tutti e 4 i core. Mentre in Intel ci sarebbe bisogno della piazzola di sosta, in AMD il 2° TH potrebbe partire "a botta sicura" semplicemente perché su 4 core imputando 1/4 di spazio utile, un TH aggiuntivo sarebbe sempre elaborato.

Il bilanciamento di efficienza starebbe quanto condivide il CMT e quanto super caricare il modulo con l'SMT. Come detto prima, una cosa sarebbe l'SMT con 1 o 2 TH a modulo, tutt'altra con 4 o più.

Quello che non mi è chiaro, è come si possa passare da 2MB di L2 per 2 core, a stessa L2 per 4 core con aggiunta dell'SMT, cioè con oltre +70% di IPC da Zen a Pile e alla buona 4 core + SMT che grosso modo sarebbero 5, equivarrebbe a oltre 8 core pile.... Va bene la L2 più veloce, ma qualche cosa non torna.

[davo30]

https://patchwork.ozlabs.org/patch/524324/

Questa è la patch (per me è arabo), magari voi ci capite...

[Piedone1113]

Ma infatti quello che ipotizzò è che in Intel l'SMT è implementato a livello di core, ma in AMD, che ha il modulo, l'SMT potrebbe essere a livello di modulo.
Nel senso che su Intel l'SMT può operare sullo spazio libero dal 1° TH sugli INT e FP, ma su AMD se inquadriamo il modulo come 4 X INT e 4 X FP, il 5° TH avrebbe a disposizione praticamente come 1 core libero.
Cioè, mentre in Intel il 2° TH stalla, con AMD potrebbe passare ad un altro core e nello stesso ciclo sfruttare il 25% di ogni core per arrivare al 100% nello stesso tempo.

Inoltre ci sarebbe un concetto diverso, nel senso che applicare l'SMT per 1 TH in più a modulo sarebbe come avere 1 core in più, ma 2TH richiederebbe più transistor per comunque passare dal 100% con 1 al 160% per 2, al 190% per 3...

Io non conosco il core come funzia, ma diciamo che a monte ci sia un serbatoio con 2TH (o L2), si realizzano 2 strade per ogni TH con la piazzola di sosta per il 2° TH. Questo grossomodo dovrebbe essere Intel, con i vari divisori INT e FP..

In AMD ci sarebbe la L2 condivisa per 4 core, quindi il serbatoio sarebbe quello per tutti e 4 i core. Mentre in Intel ci sarebbe bisogno della piazzola di sosta, in AMD il 2° TH potrebbe partire "a botta sicura" semplicemente perché su 4 core imputando 1/4 di spazio utile, un TH aggiuntivo sarebbe sempre elaborato.

Il bilanciamento di efficienza starebbe quanto condivide il CMT e quanto super caricare il modulo con l'SMT. Come detto prima, una cosa sarebbe l'SMT con 1 o 2 TH a modulo, tutt'altra con 4 o più.

Quello che non mi è chiaro, è come si possa passare da 2MB di L2 per 2 core, a stessa L2 per 4 core con aggiunta dell'SMT, cioè con oltre +70% di IPC da Zen a Pile e alla buona 4 core + SMT che grosso modo sarebbero 5, equivarrebbe a oltre 8 core pile.... Va bene la L2 più veloce, ma qualche cosa non torna.

Paolo se in Amd riescono a far scrivere lo stadio di una pipeline nei registri di un'altra e contemporaneamente inserire dati orizzontalmente nello stadio pipeline invece che verticalmente nel primo stadio della pipeline sono 100 anni davanti ad Intel tecnologicamente.

[capitan_crasy]

Notizia in italiano sui rumors di ZEN riportati dal sito ComputerBase.

In sostanza (per singolo core):

quattro ALU pipeline (Arithmetic Logic Unit)
due AGU pipeline (Address Generation Unit)
quattro FP pipeline (Floating Point)
due unità FMAC a 256 bit
Multithreading (SMT)
cache a bassa latenza con un bandwidth elevato
silicio FinFET

Clicca qui... (http://www.tomshw.it/news/processori-amd-zen-qualche-dettaglio-sulla-nuova-architettura-70647)

[Grizlod®]

http://1.bp.blogspot.com/-VaqmMR27CR8/Vg8hnSjnm8I/AAAAAAAABYk/Nw8KgRZUu3U/s1600/Zen-Architektur%2BCore%2BV0.2.png
qualcuno mi spiega perché in un unico core dovrebbero servire 4 decode? :stordita:
sono il doppio dei decode di steamroller per ogni modulo (servirebbe per l'HT ?) :mbe: mentre come diceva digieffe ci sono 2 pipeline in più per integer, da 2+2 a 4+2, ed hanno raddoppiato la parte fpu, da 2 a 4 pipeline
il resto della parte cache in dimensioni SR è messa bene, è la velocità che sarebbe da raddoppiare :sofico:
In realtà Bulldozer aveva già un decoder a modulo, ma lo stesso era sia per Int che per FP :
http://www.realworldtech.com/bulldozer/5/
Poi con Steamroller volevano renderli indipendenti...

Mi auguro che siano progettati ad-hoc stavolta...non credo centri HT e non credo verrà implementato.
---------------------------
EDIT: Uh..già...se quello schema rappresenta un core, effettivamente sì, sono troppi 4 decoder. Forse Dresdenboy non ha info attendibilissime.
Sarebbe un po troppo snaturata la filosofia di AMD (Keller in primis); anche K8 aveva un solo decoder...

[tuttodigitale]

qualcuno mi spiega perché in un unico core dovrebbero servire 4 decode? :stordita:

I decoder sono 1 o 2, solo per noi teNnici, ma in realtà è solo una semplificazione.
I decoder di un modulo PD sono 4 condivisi tra i due thread.
in steamroller/ excavator sono 8 (4 per core).
Per inciso quelli di k10 sono 3.

http://www.realworldtech.com/includes/images/articles/bulldozer-3.png?2f4df4
è la slide presente nel link di @GRIZLOD

La cache l1 passa da 2 a 8 vie: l'associatività è identica a quella di skylake.

[Ren]

In realtà Bulldozer aveva già un decoder a modulo, ma lo stesso era sia per Int che per FP :
http://www.realworldtech.com/bulldozer/5/
Poi con Steamroller volevano renderli indipendenti...

Mi auguro che siano progettati ad-hoc stavolta...non credo centri HT e non credo verrà implementato.
---------------------------
EDIT: Uh..già...se quello schema rappresenta un core, effettivamente sì, sono troppi 4 decoder. Forse Dresdenboy non ha info attendibilissime.
Sarebbe un po troppo snaturata la filosofia di AMD (Keller in primis); anche K8 aveva un solo decoder...

Ma guardate che è normalissimo avere 4 decoder con un architettura così wide. K7-8 avevano 3 decoder con meno alu da servire.

Apple Cyclone ha 6 decoder, power8 ben 8 decoder ecc...

[Grizlod®]

si si io intendevo proprio a singolo Core, perché questo schema è riferito evidentemente per singolo Core ;)

la prima cosa che ho pensato era per l'implementazione del HT, ma infatti chiedo a chi vuole che legge cosa ne pensa in merito o se come dici essendo speculazioni potrebbe essere un errore.

come mai non pensi che implementeranno l'HT? eppure l'architettura è stata dichiarata SMT.Nel senso che AMD non lo implementerà in "stile" Intel; cioè con cores logici che occupino 15 ~ 20% del core pieno.

SMT, non significa necessariamente HyperThreading...anche il mio Thuban è SMT, per dire...
AMD vira sull' SMT, in quanto Windows E' SMT.

[Ren]

Nel senso che AMD non lo implementerà in "stile" Intel; cioè con cores logici che occupino 15 ~ 20% del core pieno.

SMT, non significa necessariamente HyperThreading...anche il mio Thuban è SMT, per dire...
AMD credo lo implementi in quanto Windows E' SMT.

Siete belli confusi vedo...:sofico:

SMT significa proprio avere core logici. ;)

Nelle cpu intel SMT (se non ricordo male)occupa il 5% dell'area...

[tuttodigitale]

Da questo schema, sembra forte l'eredità di BD, vedi scheduler diviso e la FPu con due unità FMAC. Le prestazioni in virgola mobile di un core+SMT, devono quantomeno pareggiare quelle di un modulo Steamroller.
L'aumento prestazionale, tra un core SR e ZEN, con i calcoli in FP potrebbe superare il 70%

[tuttodigitale]

Clicca qui... (http://www.tomshw.it/news/processori-amd-zen-qualche-dettaglio-sulla-nuova-architettura-70647)
ZEN è il primo core con Branch Prediction, :asd:

[Grizlod®]

Siete belli confusi vedo...:sofico:

SMT significa proprio avere core logici. ;)

Nelle cpu intel SMT (se non ricordo male)occupa il 5% dell'area...Ti confondi tu mi sa, xkè Windows vede una CPU con cores logici.
Nelle CPU Intel HT occupa 5% (o quel che è), per elaborare il suo SMT.

Poi dipende dalla microarchitettura implementarne al meglio il contesto.
Intel ha scelto la strada dell'HT, AMD no...almeno sino ad oggi. Ma non bisogna confrontare solamente BD con Intel con HT.

Windows ha .dll per SMT sin da Windows XP:
https://msdn.microsoft.com/en-us/library/windows/hardware/ff565351(v=vs.85).aspx

...è sempre stata idiota AMD!?

Ripeto che anche il Thuban è SMT, in quanto Windows, vede i suoi cores come logici:
http://s26.postimg.org/qcljuuwxx/Thuban_Logic_processors.jpg (http://postimg.org/image/qcljuuwxx/)

Oppure prendi il Power 8 di IBM ...non ha HT (cioè 5% di 1 core), eppure fa il suo bel SMT alla grandissima.

[Grizlod®]

si ma è perché windows è organizzato così in quanto usa il compilatore di intel, ma a livello tecnico è sbagliato dire che il thuban è SMT, su questo sono sicuro al 1000% :D

e poi i core fisici sono in numero tanti quanto i logici
Appunto...fa SMT con i core fisici, vedendoli logici, altrimenti non finirebbe più nessuna operazione.
Com'è che tutti si lamentano dei continui saltelli di cores in Windows. Mica si ferma tutto e ricomincia...

L'HT è una tecnica hardware per sfruttare gli stalli di un thread impiegando molti meno transistors di un core pieno. Infatti Windows lo vede come logico.

[tuttodigitale]

Un core fisico con SMT è visto dal sistema operativo come 2 core logici, posti almeno per quel che riguarda l'architettura Intel, sullo stesso livello gerarchico.

il SMT è la tecnologia che permette di far eseguire in contemporanea due thread sullo stesso core fisico. Per fare ciò il sistema operativo deve vedere due core logici per ogni core fisico.

Quindi Thuban non è SMT, perchè Windows vede un core fisico come un SOLO core logico. Non può eseguire simultaneamente due thread sullo stesso core.

[Ren]

Ti confondi tu mi sa, xkè Windows vede una CPU con cores logici.
Nelle CPU Intel HT occupa 5% (o quel che è), per elaborare il suo SMT. Windows ha .dll per SMT sin da Windows XP:
https://msdn.microsoft.com/en-us/library/windows/hardware/ff565351(v=vs.85).aspx

...è sempre stata idiota AMD!?

Ripeto che anche il Thuban è SMT, in quanto Windows, vede i suoi cores come logici:
http://s26.postimg.org/qcljuuwxx/Thuban_Logic_processors.jpg (http://postimg.org/image/qcljuuwxx/)

Oppure prendi il Power 8 di IBM ...non ha HT (cioè 5% di 1 core), eppure fa il suo bel SMT alla grandissima.

Quindi tu per descrivere l'architettura di una cpu ti affidi a quello che ti dice windows... :rolleyes:

Guarda che HT è il nome commerciale di intel per l'SMT.

[plainsong]

Windows ha .dll per SMT sin da Windows XP:
https://msdn.microsoft.com/en-us/library/windows/hardware/ff565351(v=vs.85).aspx

Stando al link sembra avere le .dll per SMT in quanto, supportando i Pentium 4 con HT, estendeva la compatibilità anche ad eventuali futuri dual cores con SMT2.

Ripeto che anche il Thuban è SMT, in quanto Windows, vede i suoi cores come logici:
http://s26.postimg.org/qcljuuwxx/Thuban_Logic_processors.jpg (http://postimg.org/image/qcljuuwxx/)

Thuban non è un'architettura SMT, poco importa che ciò non sia deducibile dal task manager di Windows. Seguendo quanto dici, qualsiasi cpu in grado di avviare una delle ultime versioni di Windows risulterebbe "SMT", incluso un Pentium 133 ("Processori logici: 1")...

Oppure prendi il Power 8 di IBM ...non ha HT (cioè 5% di 1 core), eppure fa il suo bel SMT alla grandissima.
Non ha "HT" perchè quest'ultimo è la denominazione commerciale esclusiva di Intel per definire le sue implementazioni della tecnologia SMT, sviluppata da IBM nel 1968.

[Grizlod®]

Un core fisico con SMT è visto dal sistema operativo come 2 core logici, posti almeno per quel che riguarda l'architettura Intel, sullo stesso livello gerarchico.

il SMT è la tecnologia che permette di far eseguire in contemporanea due thread sullo stesso core fisico. Per fare ciò il sistema operativo deve vedere due core logici per ogni core fisico.

Quindi Thuban non è SMT, perchè Windows vede un core fisico come un SOLO core logico. Non può eseguire simultaneamente due thread sullo stesso core.
Ok, ho capito la denominazione ufficiale di SMT.
Forse anche per quello che era stata implementata la (doppia) patch per FX su Win 7 ed implementata in 8 e successivi.

[Grizlod®]

Quindi tu per descrivere l'architettura di una cpu ti affidi a quello che ti dice windows... :rolleyes:

Guarda che HT è il nome commerciale di intel per l'SMT.Che HT sia un nome commerciale lo sapevo.
Io penso che Windows interpreti una qualunque CPU multicore, come abilitata a gestire simultaneamente più trheads in contemporanea, con i cores che ha a disposizione la stessa CPU.

Che poi una microarchitettura HW, faccia la differenza rispetto ad un'altra, è un altro paio di maniche...

[Grizlod®]

...
Non ha "HT" perchè quest'ultimo è la denominazione commerciale esclusiva di Intel per definire le sue implementazioni della tecnologia SMT, sviluppata da IBM nel 1968.Ok, l'ha pure brevettato a livello HW, infatti Power8 ha tutti fullcores, quindi il SO deve vederli (anche) come logici e switchare sulle pipelines di un core adiacente (o meno) ...o no?!
A meno che Pw8, abbia tutte le pipelines di un core "raddoppiate".

[shellx]

I K10 e precedenti sono CMP, non c'è nessuna traccia e comportamento dell'SMT in quei chip passati, in nessun sistema operativo esistito/esistente...

[Grizlod®]

Ok, dopo aver dato una letta (veloce) a questo doc:
http://www-03.ibm.com/systems/resources/pwrsysperf_SMT4OnP7.pdf

credo di aver capito cosa s'intende con SMT.

Ribadisco pero che non credo AMD approcci un HT stile Intel; un po xkè appunto brevettato, un po xkè non sta in nessun 'rumor' che implementi cores logici.

Daltra parte, come dice Wiki:
https://en.wikipedia.org/wiki/Hyper-threading

Hyper-Threading Technology is a form of simultaneous multithreading technology...


Ammetto di essermi sbagliato e confuso :(

[Ren]

Ok, dopo aver dato una letta (veloce) a questo doc:
http://www-03.ibm.com/systems/resources/pwrsysperf_SMT4OnP7.pdf

credo di aver capito cosa s'intende con SMT.

Ribadisco pero che non credo AMD approcci un HT stile Intel; un po xkè appunto brevettato, un po xkè non sta in nessun 'rumor' che implementi cores logici.

Daltra parte, come dice Wiki:
https://en.wikipedia.org/wiki/Hyper-threading

Hyper-Threading Technology is a form of simultaneous multithreading technology...


Ammetto di essermi sbagliato e confuso :(

Ti avevo detto che eri confuso :p (si scherza :D )

Non esiste nessun brevetto ancora in corso di validità per SMT. Amd già adesso usa l'SMT nelle FPU di bulldozer.

[paolo.oliva2]

Paolo se in Amd riescono a far scrivere lo stadio di una pipeline nei registri di un'altra e contemporaneamente inserire dati orizzontalmente nello stadio pipeline invece che verticalmente nel primo stadio della pipeline sono 100 anni davanti ad Intel tecnologicamente.

Io sono ignorante in materia, ma se la L2 è inclusiva come annunciato, praticamente avrebbe i dati di tutte le L1, ivi compresi entrambi i TH. In teoria il TH logico in Intel andrebbe in carico al termine del TH fisico, ed in teoria si potrebbe dare priorità che quello logico finisca almeno di elaborare perché con 4 core ti puoi permettere di considerarli tutti logici e fisici nel senso che nessuno avrebbe priorità semplicemente perché ti puoi permettere di averne 5 al 100% (spazio circa 25% a core x 4).

Intel non è modulare ed applica l'SMT. AMD è modulare e sembra applicate l'SMT. Per quanto possa avere fantasia, mi sembra palese che voler inquadrare il modulo AMD con logica SMT simile a quella Intel, mi sembra una forzatura.

Per essere chiari, in Intel l'SMT viene applicato al core ed il core ha L1 e L2.
In AMD la L2 è la base di tutto il modulo e di tutti i core.
L'SMT parte dalla L2 per sfruttare tutte le risorse del core,
Se la L2 in AMD interessa tutti i core, perché fermarsi a sfruttare il 25% di 1 core quando ne hai 4?
Cioè, se l'SMT ha il compito di sfruttare i tempi morti, credo possa essere magari più semplice applicare lSMT al modulo in cascata a 4 cote che 4 SMT per 4 core.

[digieffe]

http://www.kitguru.net/components/anton-shilov/globalfoundries-we-started-to-tape-out-products-using-second-gen-14nm-process-technology/ è vecchia ?

[paolo.oliva2]

http://www.kitguru.net/components/anton-shilov/globalfoundries-we-started-to-tape-out-products-using-second-gen-14nm-process-technology/ è veccha ?
Continuo a non capire perché parlano sempre di LPP e ora di LPP+ e riportano silicio desdestinato a FX/Opteron Zen e IGP discrete.

GlobalFoundries remains on-track to begin high-volume manufacturing of commercial chips using 14nm LPP technology in 2016. The company is expected to produce a number of high-performance designs using the process. Just like in case of the 14LPE, customers of GlobalFoundries and Samsung Foundry will be able to use fabs of both producers in order to increase manufacturing volume of their chips.

According to unofficial information, AMD will use GlobalFoundries’ 14LPP fabrication process to produce its code-named “Summit Ridge” central processing unit with up to eight “Zen” cores, which will be marketed under “FX” and “Opteron” brands late next year. AMD is expected to use Taiwan Semiconductor Manufacturing Co.’s 16nm FinFET+ (CLN16FF+) for production of its the code-named “Greenland” graphics processing unit based on the next iteration of the GCN [graphics core next] architecture.

[Piedone1113]

Io sono ignorante in materia, ma se la L2 è inclusiva come annunciato, praticamente avrebbe i dati di tutte le L1, ivi compresi entrambi i TH. In teoria il TH logico in Intel andrebbe in carico al termine del TH fisico, ed in teoria si potrebbe dare priorità che quello logico finisca almeno di elaborare perché con 4 core ti puoi permettere di considerarli tutti logici e fisici nel senso che nessuno avrebbe priorità semplicemente perché ti puoi permettere di averne 5 al 100% (spazio circa 25% a core x 4).

Intel non è modulare ed applica l'SMT. AMD è modulare e sembra applicate l'SMT. Per quanto possa avere fantasia, mi sembra palese che voler inquadrare il modulo AMD con logica SMT simile a quella Intel, mi sembra una forzatura.

Per essere chiari, in Intel l'SMT viene applicato al core ed il core ha L1 e L2.
In AMD la L2 è la base di tutto il modulo e di tutti i core.
L'SMT parte dalla L2 per sfruttare tutte le risorse del core,
Se la L2 in AMD interessa tutti i core, perché fermarsi a sfruttare il 25% di 1 core quando ne hai 4?
Cioè, se l'SMT ha il compito di sfruttare i tempi morti, credo possa essere magari più semplice applicare lSMT al modulo in cascata a 4 cote che 4 SMT per 4 core.

Cerco di spiegare terra terra come funziona una pipeline:

Quando si manda un thread in pasto alla pipeline questo dice alle unità di calcolo (in maniera semplice)
prendi il valore x
sommalo a y
dividilo per 2
fai il quadrato
dividilo per z
(tralasciamo tutte le scritture nei registri e le dipendenze per semplicità)
entrando in pipeline (che ipotizziamo solo a 4 stadi)
il primo stadio somma x a y, passa i dati al secondo stadio ed è pronto per elaborare un altro th
Il secondo stadio prende il valore dato dal primo stadio lo divide per due e lo passa al terzo stadio, e così via.
Gli stadi della pipeline possono passare i dati direttamente ad uno stadio successivo, oppure scrivere nei registri della pipeline, ma non possono passare i dati ad un'altra pipeline su un th in corso.
Va da se che uno stesso th non può esere eseguito su più pipeline (a meno che non si duplica il th e si scarti quello che sia più lento nel risultato).

[tuttodigitale]

Che HT sia un nome commerciale lo sapevo.
Io penso che Windows interpreti una qualunque CPU multicore, come abilitata a gestire simultaneamente più trheads in contemporanea, con i cores che ha a disposizione la stessa CPU.
Esattamente.
La differenza è tutta qui. In una cpu SMT è il singolo core, e non solo la cpu, ad essere in grado di trattare più thread, e il SO DEVE vedere il singolo core come una multitudine di core logici

Un core Power8, per inciso è visto dal sistema operativo come 8 core logici :eek: : implementa un SMT a 8 vie.

Continuo a non capire perché parlano sempre di LPP e ora di LPP+ e riportano silicio desdestinato a FX/Opteron Zen e IGP discrete.
Perchè questi sembra essere il silicio migliore di GF :rolleyes: . Come ribadito più volte. il processo Samsung-GloFo è una via di mezzo tra una soluzione low-power
e high-performance. Il rischio è di scontentare tutti.

[tuttodigitale]

Cerco di spiegare terra terra come funziona una pipeline:

Quando si manda un thread in pasto alla pipeline questo dice alle unità di calcolo (in maniera semplice)
prendi il valore x
sommalo a y
dividilo per 2
fai il quadrato
dividilo per z
(tralasciamo tutte le scritture nei registri e le dipendenze per semplicità)
entrando in pipeline (che ipotizziamo solo a 4 stadi)
il primo stadio somma x a y, passa i dati al secondo stadio ed è pronto per elaborare un altro th
Il secondo stadio prende il valore dato dal primo stadio lo divide per due e lo passa al terzo stadio, e così via.
Gli stadi della pipeline possono passare i dati direttamente ad uno stadio successivo, oppure scrivere nei registri della pipeline, ma non possono passare i dati ad un'altra pipeline su un th in corso.
Va da se che uno stesso th non può esere eseguito su più pipeline (a meno che non si duplica il th e si scarti quello che sia più lento nel risultato).
Se ti dicessi che non hai detto una cosa giusta in questo quote? sempre imho ovviamente.

[paolo.oliva2]

Se ti dicessi che non hai detto una cosa giusta in questo quote? sempre imho ovviamente.

Ma a prescindere, io comprendo perfettamente che per eseguire un dato bisogna aspettare il risultato del precedente, quello che non capisco è dover continuare il TH su quel core e non in un altro core.
È comprensibile che in un SMT basato sul singolo core (Intel) la logica è questa, ma in un modulo AMD si potrebbero già caricare le pipeline nel core 2 aspettando un risultato elaborato sul core 1.

Ripeto, io sono ignorante in materia, ma l'SMT in Intel prepara le pipeline basato sul 2° TH il quale "aspetta" che siano disponibili le risorse quando il 1° TH ad esempio aspetta un dato e quindi stalla.

Se inquadrassimo il modulo AMD come un super core con una L2 e 4 INT e 4 FP, perché non fare in modo che l'SMT agisca su quello che è libero a modulo? Perché infognarsi invece su quello che è libero a core?

Se ciò è impossibile, OK, avrò detto una cavolata, però se fosse possibile inquadrare il modulo Zen come un X4 in 1 e l'SMT che vede le risorse libere dell'intero modulo, cacchio, alla faccia del vantaggio.

Un nesso logico a quello che dico per me c'è, semplicemente perché se AMD volesse "copiare" Intel con l'SMT, Zen non sarebbe un modulo. A che pro AMD conserva il modulo? Per il CMT? Ma il CMT ha come punto fermo la condivisione delle risorse, ed allora perché sarebbe assurdo un SMT basato sul modulo con core condivisi?

[FazzoMetal]

Una pipeline, in letteratura, indica una catena di registri che spezza il ciclo prefetch - fetch - decode - execute in vari stadi al fine di limitare i percorsi critici permettendo, quindi, di aumentare frequenza operativa e throughput a parità di Vcore (a scapito della latenza). Il primo stadio della pipe, solitamente, dopo aver fetchato un'istruzione la passa al decoder (eventuale dispatcher ecc) e fetcha la seconda, ecc ecc. Una microistruzione deve attraversare tutta la pipe per essere eseguita.
Nel thread si sta facendo confusione tra stadi di una pipe e numero di pipe interne a un core.

[Mister D]

Ma a prescindere, io comprendo perfettamente che per eseguire un dato bisogna aspettare il risultato del precedente, quello che non capisco è dover continuare il TH su quel core e non in un altro core.
È comprensibile che in un SMT basato sul singolo core (Intel) la logica è questa, ma in un modulo AMD si potrebbero già caricare le pipeline nel core 2 aspettando un risultato elaborato sul core 1.

Ripeto, io sono ignorante in materia, ma l'SMT in Intel prepara le pipeline basato sul 2° TH il quale "aspetta" che siano disponibili le risorse quando il 1° TH ad esempio aspetta un dato e quindi stalla.

Se inquadrassimo il modulo AMD come un super core con una L2 e 4 INT e 4 FP, perché non fare in modo che l'SMT agisca su quello che è libero a modulo? Perché infognarsi invece su quello che è libero a core?

Se ciò è impossibile, OK, avrò detto una cavolata, però se fosse possibile inquadrare il modulo Zen come un X4 in 1 e l'SMT che vede le risorse libere dell'intero modulo, cacchio, alla faccia del vantaggio.

Un nesso logico a quello che dico per me c'è, semplicemente perché se AMD volesse "copiare" Intel con l'SMT, Zen non sarebbe un modulo. A che pro AMD conserva il modulo? Per il CMT? Ma il CMT ha come punto fermo la condivisione delle risorse, ed allora perché sarebbe assurdo un SMT basato sul modulo con core condivisi?

Paolo calma, non andare in overboost. Il core Zen, per i rumors fin'ora usciti, ha una sola unità integer (composta da 4 pipeline) e una sola unità FP (composta da 4 pipeline). Se no sembra davvero un super core. Come design invece assomiglia molto agli ultimi intel. Quello che ancora non si sa è che tipo di SMT abbiano implementato, a 2 vie come intel o ancora di più? Magari vogliono partire subito con un design a 4 vie per sfruttare ancora di più gli stalli avendo di solito delle cache più lente e le unità di predizioni peggiori di intel. Potrebbe essere una mossa vincente anche se credo che in ambito consumer un 8 core /32 thread sia veramente esagerato. Per te Paolo no ma per tutti noi forse sì :sofico:

[tuttodigitale]

Ma a prescindere,
Non volevo apparire saccente, solo la spiegazione alternativa sarebbe stata a prima vista molto lunga.

Ma ho trovato una scappatoia: l'errore di Piedone è quello di pensare che i diversi stadi fanno la stessa identica in una pipeline. Una rchitettura da N- stadi sulla carta può eseguire quante istruzioni in un ciclo di clock quante sono le ALU. Perchè questo? Perchè solo uno stadio è riservato all'esecuzione.

Quel che voglio dire che i thread sono effettivamente eseguiti solo verso la fine della pipeline.

Spero che si intuisca il funzionamento, sennò scriverò un thread piuttosto lungo siete avvertiti :sofico:

PS Paolo, ho saltato i tuoi thread, perchè sono interessanti quanto criptci, poi la fantasia (la mia) deve essere ordinata. Li leggerò più tardi

[tuttodigitale]

Come design invece assomiglia molto agli ultimi intel. :

Insomma, per adesso, rassomiglia tantissimo ad un bulldozer senza CMT, ovvero l'unica differenza è un cluster con 4 pipeline invece di 2 cluster con 2 pipeline ciascuna.
Di intel hanno copiato le cache, ma la cosa interessante, non sono partiti da SB, ma direttamente da skylake..
Fatto sta che ZEN sembra complessivamente molto più ampio di Skylake: la creatura Intel ha si 4 ALU, ma 2 porte sono condivise con l'unità FP.

[Piedone1113]

Non volevo apparire saccente, solo la spiegazione alternativa sarebbe stata a prima vista molto lunga.

Ma ho trovato una scappatoia: l'errore di Piedone è quello di pensare che i diversi stadi fanno la stessa identica in una pipeline. Una rchitettura da N- stadi sulla carta può eseguire quante istruzioni in un ciclo di clock quante sono le ALU. Perchè questo? Perchè solo uno stadio è riservato all'esecuzione.

Quel che voglio dire che i thread sono effettivamente eseguiti solo verso la fine della pipeline.

Spero che si intuisca il funzionamento, sennò scriverò un thread piuttosto lungo siete avvertiti :sofico:

PS Paolo, ho saltato i tuoi thread, perchè sono interessanti quanto criptci, poi la fantasia (la mia) deve essere ordinata. Li leggerò più tardi

Non so cosa vuoi dire, ma non tutti gli stadi eseguono operazioni matematiche (e non è vero che solo l'ultimo stadio è deputato ad eseguire tali operazioni).
Ogni stadio è ottimizzato per fare un numero limitato di operazioni (l'ideale sarebbe di farne una soltando, ma aumenterebbero troppi li stadi).
Quello che dici è tremendamente sbagliato perché una pipeline esegue (su una macchina perfetta) tante operazioni quanti sono gli stadi stessi per ciclo di clock, ma accetta un solo th in ingresso (che verrà elaborato nella pipeline) ed offre un solo risultato in uscita.
un operazione inviata ad una pipeline impiega (in una pipeline da 20 stadi) 20 cicli di clock per dare il risultato, un ciclo per ogni stadio (anche se non è vero, ma per semplicità diciamo così)
e non è che invii l'istruzione alla pipeline nel clock N e ti trovi il risultato al clock N+1, ma il risultato lo avrai al clock N+19 (mentre al clock n+18 avrai il risultato dell'istruzione inviata al clock N-1, e così via sia a salire che a scendere)

[tuttodigitale]

Non so cosa vuoi dire,
dovrò dare una piegazione più estesa

non tutti gli stadi eseguono operazioni matematiche (e non è vero che solo l'ultimo stadio è deputato ad eseguire tali operazioni).
ho detto che quasi nessun stadio esegue operazioni aritmetico-logiche. Ed è senz'altro vero che l'esecuzione è uno degli ultimi compiti (mai scritto che forse l'ultimo).
Stai dicendo l'opposto di quello che ho scritto, per dimmi che ho torto? :confused:


Quello che dici è tremendamente sbagliato perché una pipeline esegue (su una macchina perfetta) tante operazioni quanti sono gli stadi stessi per ciclo di clock, ma accetta un solo th in ingresso (che verrà elaborato nella pipeline) ed offre un solo risultato in uscita.
Qui non si tratta di macchina perfetta o non.
Una pipeline da x-stadi quando è piena esegue in un ciclo x operazioni di complessità pari a 1/x rispetto ad uno a singolo ciclo. Le istruzioni logiche aritmetiche (di questo parlavi, quando escludevi, se non sbaglio, le istruzioni di fetch, decode ) hanno un tasso pari al numero di pipeline esecutive * clock.
Non puoi fare l'esempio (e pretendere di avere ragione) di una pipeline e dire che lo stadio Y esegue l'operazione di somma, e lo stadio successivo Y+1, esegue un operazione simile, o ancora che lo stadio Y+2 esegue un ulteriore istruzione aritmetica logica. E' lo stadio Y quello specializzato per le operazioni aritmetiche-logiche. Y+1 e Y+2 e così via fanno altre cose.

EDIT

http://saluc.engr.uconn.edu/refs/processors/intel/Pentium4_01_files/pipelines.gif
Nella lunga pipeline del P4, è lo stadio 17, quello che esegue le operazioni aritmetico-logiche.

[FazzoMetal]

"Nuovi" rumors riportati recentemente sul thread del forum di overclock.net dedicato a ZEN:

"If this capability to fuse and process larger instructions is carried over to Zen it would enable the two 256-bit FMAC units – 4 128-bit pipes – to fuse and process 512bit AVX instructions. Which would make the core compatible with Intel’s AVX512 instruction set extension. Which is currently only supported by Intel’s Knight’s Landing Xeon Phi microarchitecture.

The wider floating point unit also means that Zen will be able to process less complex instructions at double the rate of Steamroller A massive boost in floating point performance, an area where AMD had historically excelled in with Phenom II and prior CPUs."

Se AMD implementerà anche in ZEN la possibilità di configurare dinamicamente le pipe della FPU allora le nuove CPU sarebbero davvero competitive offrendo "paradossalmente" più di quanto Intel proponga oggi sulle sue attuali CPU.

[digieffe]

Ma a prescindere, io comprendo perfettamente che per eseguire un dato bisogna aspettare il risultato del precedente, quello che non capisco è dover continuare il TH su quel core e non in un altro core.
È comprensibile che in un SMT basato sul singolo core (Intel) la logica è questa, ma in un modulo AMD si potrebbero già caricare le pipeline nel core 2 aspettando un risultato elaborato sul core 1.

Ripeto, io sono ignorante in materia, ma l'SMT in Intel prepara le pipeline basato sul 2° TH il quale "aspetta" che siano disponibili le risorse quando il 1° TH ad esempio aspetta un dato e quindi stalla.

Se inquadrassimo il modulo AMD come un super core con una L2 e 4 INT e 4 FP, perché non fare in modo che l'SMT agisca su quello che è libero a modulo? Perché infognarsi invece su quello che è libero a core?

Se ciò è impossibile, OK, avrò detto una cavolata, però se fosse possibile inquadrare il modulo Zen come un X4 in 1 e l'SMT che vede le risorse libere dell'intero modulo, cacchio, alla faccia del vantaggio.

Un nesso logico a quello che dico per me c'è, semplicemente perché se AMD volesse "copiare" Intel con l'SMT, Zen non sarebbe un modulo. A che pro AMD conserva il modulo? Per il CMT? Ma il CMT ha me punto fermo la condivisione delle risorse, ed allora perché sarebbe assurdo un SMT basato sul modulo con core condivisi?

credo di aver capito cosa intendi e lo faccio con un esempio super semplificato, tralasciando architetture sofisticate come BD, HT.

considerando il primo athon dualcore, unire le risorse dei due core in un unico supercore, in grado di avere un ipc elevatissimo quando gestisce solo un thread ed un ipc cmq alto quando ne gestisce due.

poi si può anche aggiungere l'smt, e ne gestisce 4.

ne risulterebbe un'architettura a moduli + CMT.

ho intuito?

[tuttodigitale]

credo di aver capito cosa intendi


Io ho capito altro.
secondo la mia interpretazione:
1) Per Paolo HT dovrebbe essere gestito a livello di modulo, nel senso se devo gestire 12 thread, carico 6 su un modulo, e 6 nell'altro. Sarebbe penalizzante secondo Paolo usare un modulo al 100% (8 thread) e quell'altro solo con 4 threads.

2) Questo sarebbe dovuto alla condivisione della cache (l3 e non l2 come riportato da Paolo). Gli faccio notare che nel caso in cui il core1 aspetta un dato elaborato dal core 7, questo deve passare attraverso
la memoria RAM.

La mia personale opinione, è che il SO deve continuare a gestire la cpu come ha sempre fatto. Caricare il più possibile in maniera uniforme i core. Una soluzione alla Paolo (preferenza per il carico su un modulo) penalizza questo tipo di approccio (e in effetti è alternativo, ma vedi quante idee ha Paolo? Semplicemente mostruoso), ma ha un suo perchè.

Chi avrà ragione?

[Piedone1113]

dovrò dare una piegazione più estesa


ho detto che quasi nessun stadio esegue operazioni aritmetico-logiche. Ed è senz'altro vero che l'esecuzione è uno degli ultimi compiti (mai scritto che forse l'ultimo).
Stai dicendo l'opposto di quello che ho scritto, per dimmi che ho torto? :confused:


Qui non si tratta di macchina perfetta o non.
Una pipeline da x-stadi quando è piena esegue in un ciclo x operazioni di complessità pari a 1/x rispetto ad uno a singolo ciclo. Le istruzioni logiche aritmetiche (di questo parlavi, quando escludevi, se non sbaglio, le istruzioni di fetch, decode ) hanno un tasso pari al numero di pipeline esecutive * clock.
Non puoi fare l'esempio (e pretendere di avere ragione) di una pipeline e dire che lo stadio Y esegue l'operazione di somma, e lo stadio successivo Y+1, esegue un operazione simile, o ancora che lo stadio Y+2 esegue un ulteriore istruzione aritmetica logica. E' lo stadio Y quello specializzato per le operazioni aritmetiche-logiche. Y+1 e Y+2 e così via fanno altre cose.

EDIT

http://saluc.engr.uconn.edu/refs/processors/intel/Pentium4_01_files/pipelines.gif
Nella lunga pipeline del P4, è lo stadio 17, quello che esegue le operazioni aritmetico-logiche.

Va bene, nonostante avessi scritto esempio terra-terra per un esempio sbagliato, ma semplice nel capirlo per parlare dell'impossibilità di trasferire un th in corso tra una pipeline ed un'altra (quello che chiedeva Paolo).
Paolo parlava del salto del th in esecuzione (per esempio dallo stadio 10 della pipeline 1 del core 0 allo stadio 11 della pipeline 3 del core 2) ed il mio esempio era solo per spiegare (e ripeto terra terra) che un'istruzione in pipeline non può essere fatta uscire da uno stadio per entrare in uno stadio consecutivo di una pipeline diversa.
avrei scritto meglio:
Nello stadio 1 (fech) l'istruzione viene caricata dalla memerio
nel 2 viene codificata
nel 3 vengono caricati gli operandi
nel 4 viene eseguito il calcolo
nel 5 viene scritto il risultato in ram( cache).
Quindi passare dallo stadio 2 di una pipeline allo stadio 3 della pipeline di un altro core è non fattibile, ma bisogna ripetere il processo dall'inizio.
Questo volevo spiegare, perché 2+2/2 non è un'istruzione, ma due istruzioni separate (che alcune volte possono essere accorpate ed eseguite in singola passata, altre volte hanno bisogno di più passate dipendente dalla complessita totale e dalla logica della cpu che la esegue)

[paolo.oliva2]

Mi sono spiegato male, colpa mia.

Partiamo dalla L2 che comunque deve contenere le istruzioni dei TH.

In Intel abbiamo 1 L2 e a cascata tutte le vie per gestire i 2 TH su 1 core.

In AMD, abbiamo sempre 1 L2, ma siccome condivisa nel modulo per 4 core, l'SMT potrebbe funzionare non sulla disponibilità di 1 core, ma su quella del modulo.

Ora, se 1 core nella media lavorasse al 75%, il TH "parallelo" avrebbe a disposizione il 25%.
Siccome la L2 in Zen è condivisa e praticamente serve tutti e 4 i core, l'SMT credo che anziché portare al 100% 1 core potrebbe portare al 100% il modulo

Ora, supponiamo che un 4 core Intel + SMT debba risolvere 5TH. 4 TH avrebbero la priorità e elaborati al 75%, ma il 5° avrebbe a disposizione il 25% di 1 core, e risulterebbe richiedere 4 volte in più di tempo rispetto agli altri TH e di fatto 3 core che non sfrutterebbero l'SMT.

Se fosse possibile che l'SMT di AMD sfruttasse il modulo e non il singolo cote, il 5° TH potrebbe lavorate anche al 100% (senza dare la priorità ad altri core) semplicemente perché ogni stallo di qualsiasi core verrebbe sfruttato per portare avanti quel TH senza che poi un TH venga impostato a priorità differenti.

Io faccio fatica a spiegare, ma se in Intel il 2° TH lavora al 25% e sta al 75% ad aspettare il primo TH, quei cicli 3 x 25% non potrebbero essere spostati sugli altri core?

P.S.
Lungi da me interpretazioni di bandiera, io prospetto solamente cosa potrebbe avere l'SMT di AMD di diverso fa Intel. Fermo restando, anche letto gli ultimi post, che le potenze sulla carta possono essere superiori quelle di Zen, ma dalla carta al silicio, dubito sull'efficienza AMD.

[tuttodigitale]

Mi sono spiegato male, colpa mia.

Partiamo dalla L2 che comunque deve contenere le istruzioni dei TH.

In Intel abbiamo 1 L2 e a cascata tutte le vie per gestire i 2 TH su 1 core.

In AMD, abbiamo sempre 1 L2, ma siccome condivisa nel modulo per 4 core, l'SMT potrebbe funzionare non sulla disponibilità di 1 core, ma su quella del modulo.

Paolo la l2 da 512KB è dedicata. E' la cache l3, che sembra essere condivisa tra 4 core, e non di più. Questo fa presupporre che AMD abbia intenzione di aggiungere un ulteriore livello di cache negli opteron oltre al fatto che la cache l3 sarà probabilmente velocissima.

Piedone, ero rimasto un pochino perplesso quando hai risposto ad un commento alterandone il significato. Tutto a posto: la prossima vedrai che mi correggerai tu.

:cincin:

[Piedone1113]

Mi sono spiegato male, colpa mia.

Partiamo dalla L2 che comunque deve contenere le istruzioni dei TH.

In Intel abbiamo 1 L2 e a cascata tutte le vie per gestire i 2 TH su 1 core.

In AMD, abbiamo sempre 1 L2, ma siccome condivisa nel modulo per 4 core, l'SMT potrebbe funzionare non sulla disponibilità di 1 core, ma su quella del modulo.

Ora, se 1 core nella media lavorasse al 75%, il TH "parallelo" avrebbe a disposizione il 25%.
Siccome la L2 in Zen è condivisa e praticamente serve tutti e 4 i core, l'SMT credo che anziché portare al 100% 1 core potrebbe portare al 100% il modulo

Ora, supponiamo che un 4 core Intel + SMT debba risolvere 5TH. 4 TH avrebbero la priorità e elaborati al 75%, ma il 5° avrebbe a disposizione il 25% di 1 core, e risulterebbe richiedere 4 volte in più di tempo rispetto agli altri TH e di fatto 3 core che non sfrutterebbero l'SMT.

Se fosse possibile che l'SMT di AMD sfruttasse il modulo e non il singolo cote, il 5° TH potrebbe lavorate anche al 100% (senza dare la priorità ad altri core) semplicemente perché ogni stallo di qualsiasi core verrebbe sfruttato per portare avanti quel TH senza che poi un TH venga impostato a priorità differenti.

Io faccio fatica a spiegare, ma se in Intel il 2° TH lavora al 25% e sta al 75% ad aspettare il primo TH, quei cicli 3 x 25% non potrebbero essere spostati sugli altri core?

P.S.
Lungi da me interpretazioni di bandiera, io prospetto solamente cosa potrebbe avere l'SMT di AMD di diverso fa Intel. Fermo restando, anche letto gli ultimi post, che le potenze sulla carta possono essere superiori quelle di Zen, ma dalla carta al silicio, dubito sull'efficienza AMD.

Paolo quello che chiedi è:
Se un th utilizza 3 pipeline su 4 al secondo th rimane una sola pipeline 25%
perché nel th gestito dall'smt non viene concesso l'uso delle 4 pipe rimanenti (su 4 core 3 pipe per ogni th + 5° core virtuale dalla fusione delle pipeline rimanti, cioè una per core)?

Oppure se una pipeline stalla in attesa di un dato (significa che un blocco della pipeline è in attesa di un evento in fase di elaborazione e quindi impedisce alla pipeline di proseguire con il suo flusso) spostare il th in coda nella pipeline su un'altra pipeline di un altro core?

l'smt sfrutta i tempi morti delle pipeline (praticamente un th aspetta un dato per poter iniziare una nuova operazione), ed in questi intermezzi che il core virtuale impegna la pipeline con un altro th.
In media l'uso delle pipeline è di 2,7 per processo, ma può variare e di molto da processo e processo.
Fin'ora abbiamo assistito alla gestione dinamica a livello di core delle risorse, nel tuo caso stai chiedendo se sia possibile avere una gestione dinamica della gestione dei core a livello di modulo e cioè passare da 4+4ht a 4+1ht ma sempre sfruttando il 100% delle pipeline a seconda del carico.
Giusto?

@Tuttodigitale
Figurati, non hai mica torto, ho cercato di spiegare un concetto senza entrare nella complessita propria delle cpu (che al 100% conosci molto meglio di me) e questo mi ha portato a fare un esempio non veritiero (anche se credo più facile da capire).
Anche se sono un appassionato di cpu molte cose mi sono ostiche da capire e cerco di farmi esempi elementari (per similitudine) per cercare di comprendere meglio.

[tuttodigitale]

Lungi da me interpretazioni di bandiera, io prospetto solamente cosa potrebbe avere l'SMT di AMD di diverso fa Intel. Fermo restando, anche letto gli ultimi post, che le potenze sulla carta possono essere superiori quelle di Zen, ma dalla carta al silicio, dubito sull'efficienza AMD.
SMT di AMD avrebbe questo di diverso:
le unità di esecutive (10) sono indipendenti. Se ci possono essere effettivi dubbi sull'effettiva utilità nel ST (i colli di bottiglia sono altrove), con due thread è effettivamente pensabile che il SMT possa effettivamente dare di più.
Il back-end di ZEN sembrerebbe bello corposo (sarebbe comunque da valutare la reale potenza delle ALU, tanto che il SMT-4 non è improbabile, sempre secondo me.

ecco il front-end di haswell.
http://cdn.overclock.net/b/bb/bbec0212_haswellexec.png

[epimerasi]

State facendo un casino con sta storia delle pipeline che non avete idea


"Nuovi" rumors riportati recentemente sul thread del forum di overclock.net dedicato a ZEN:

"If this capability to fuse and process larger instructions is carried over to Zen it would enable the two 256-bit FMAC units – 4 128-bit pipes – to fuse and process 512bit AVX instructions. Which would make the core compatible with Intel’s AVX512 instruction set extension. Which is currently only supported by Intel’s Knight’s Landing Xeon Phi microarchitecture.

The wider floating point unit also means that Zen will be able to process less complex instructions at double the rate of Steamroller A massive boost in floating point performance, an area where AMD had historically excelled in with Phenom II and prior CPUs."

Se AMD implementerà anche in ZEN la possibilità di configurare dinamicamente le pipe della FPU allora le nuove CPU sarebbero davvero competitive offrendo "paradossalmente" più di quanto Intel proponga oggi sulle sue attuali CPU.

IMHO la FPU di Zen sara` poco diversa da quella di Excavator (che erano 2 pipeline FPU che potevano sommarsi) raddoppiata (diventando 4-wide)

[.338 lapua magnum]

chissà, magari davvero potrebbero aver fatto un SMT a 4 vie, in pratica un 4 core con 16 thread.
Verrebbe da pensare come una sorta di lascito dell'architettura BD, e cioè quella propensione di reggere il carico che tanto è richiesta da alcuni utenti che ne fanno uso :)

comunque sul nome commerciale date poco peso, Zen, Meditazione...
indirettamente ci dicono che dovremmo avere calma, molta calma, quasi ascetica :sofico:

Bulldozer potete dirgli tutto, ma rispecchia in pieno il nome commerciale :D
in effetti :D

[george_p]

chissà, magari davvero potrebbero aver fatto un SMT a 4 vie, in pratica un 4 core con 16 thread.
Verrebbe da pensare come una sorta di lascito dell'architettura BD, e cioè quella propensione di reggere il carico che tanto è richiesta da alcuni utenti che ne fanno uso :)

comunque sul nome commerciale date poco peso, Zen, Meditazione...

Bulldozer potete dirgli tutto, ma rispecchia in pieno il nome commerciale :D

In realtà se il nome è lo specchio del chip allora molto ben venga :cool:

[tuttodigitale]

State facendo un casino con sta storia delle pipeline che non avete idea

la conoscenza è rumorosa. :D


IMHO la FPU di Zen sara` poco diversa da quella di Excavator (che erano 2 pipeline FPU che potevano sommarsi) raddoppiata (diventando 4-wide)
Per adesso sembra che l'unica differenza sia la dimensione dei registri.

In BD/PD ci sono 4 pipeline per la fpu contro le 3 di Steamroller (per entrambi 2 FMAC).
P0 f.p. addition, multiplication, division,
integer vector multiplication
P1 f.p. addition, multiplication, division,
shuffle, shift, pack
P2 integer vector addition, boolean, move
P3 integer vector addition, boolean, move,
store
la p2 è stata eliminata in Steamroller

[paolo.oliva2]

Se posso dire...

Se la potenza di calcolo complessiva di Zen grossomodo fosse simile a quella Intel, ed Intel riesce a sfruttarla con 2 TH, nel senso che il numero pipeline riesce a far lavorare tutte le ALU del core... Perché AMD dovrebbe produrre una potenza superiore? Cioè, o Intel non arriva al 100% ed AMD con SMT 4 si, altrimenti qualche cosa non mi torna.

Ma... Io vedo che l'esperienza di AMD con l'acquisizione di ATI è notevole ed Intel fatica il recupero seppur con pozzi di sodi e quant'altro.... Allo stesso modo, trovo incomprensibile ed impossibile che AMD possa realizzare un SMT ancor più complesso di quello Intel, con tutto il contorno di cache, predizione e simili, e dalla carta al silicio con tutti i problemi sia di "compatibilità" da progetto al silicio ed annessi e connessi bilanciamenti TDP dovuto al consumo su un silicio che a tutt'oggi ad essere ottimisti sarebbe in via di sviluppo e quindi ben lontano dal conoscere gli effettivi limiti.

BAH... Nei comunicati GF si inquadra un range di funzionamento di Zen tra i 3 e 4GHz, cioè un range di +/- 33%, una vita. Da una parte si arriverebbe a poco più di un 25% rispetto a Pile, dall'altra un 70% in più.

[tuttodigitale]

BAH... Nei comunicati GF si inquadra un range di funzionamento di Zen tra i 3 e 4GHz, cioè un range di +/- 33%, una vita. Da una parte si arriverebbe a poco più di un 25% rispetto a Pile, dall'altra un 70% in più.

addirittura si suppone 4 GHz su un processo low-power? Anche se forse solo in turbo-mode, resto sempre più convinto della stretta parentela tra Zen e Bulldozer.
Ma non si sa niente sul numero di stages?

[Ren]

addirittura si suppone 4 GHz su un processo low-power? Anche se forse solo in turbo-mode, resto sempre più convinto della stretta parentela tra Zen e Bulldozer.
Ma non si sa niente sul numero di stages?

Penso intorno ai soliti 14-16 stadi.

Dresdenboy ha parlato di una riduzione generica di stadi della pipeline, ma come al solito sono solo speculazioni.

[paolo.oliva2]

trascendi il fatto che per la prima volta negli ultimi 15 anni un gruppo di ingegneri cazzutissimi abbiano avuto carta bianca ;)
non voglio fare proclami inutili, ma sta volta mi sa proprio che il 40% di IPC in più è il minimo che si aspettano.

siamo tutti d'accordo che debba rullare almeno sui 3.5ghz a def su tutti i core (conta che un i7-4 core a 14nm è 4ghz a def in 90watt, mente i7-8 core a 22nm è 3ghz a def in 140watt) ed in OC essere stabile a 4.5ghz ad aria e senza vcore fuori dalla grazia, ma tutto sta a capire quanti benedetti core avrà sta cpu, se 4 o 8 più SMT; è probabile che la base sia da 4 core e la top a 8 core, ma quello che mi fa storcere il naso è che si parla di 8 core più SMT in 95 watt e che rulli come un 6 core più SMT Intel!... a me pare assurdo, troppo ottimistico come efficienza raggiunta

Grossomodo il 40% in più dibIPC su Excavator che a sua volta ha il 20/25% in più di IPC su Pile porterebbe ad una differenza Zen Pile oltre il 70%.
Sempre a spannella, da un 32nm ad un 14/16nm si avrebbe un -50% di TDP, quindi da un 8350 X8 si passerebbe tranquillamente ad un X16. Un Zen X8 con +70% di IPC concederebbe un X12 nei 125W, un X8 nei 95W ci starebbe. Da tenere presente che BD ha un TDP alto non per l'architettura, ma per il silicio. Considerando un 8350 a 95W, un Zen X8 a 95W ci starebbe alla stragrande.
Comunque, a me piacerebbe se possibile quantificare un Zen con e senza SMT (se disabilitabile), perché si avrebbe il metro preciso di quanto sarebbe potuto andare il CMT sul 32nm, perché il CMT è una cosa, la lunghezza pipeline un'altra e tutta la differenza (per me abnorme) era tutta nel 32nm. Anche il discorso IPC di BD pra di Zen è stato strettamente dipendente al silicio, vedi FX no Steamroller e no Excavator, ma non possiamo manco escludere che sia ST che Ex siano stati gambizzati per rientrare in determinati TDP.

[tuttodigitale]

Grossomodo il 40% in più dibIPC su Excavator che a sua volta ha il 20/25% in più di IPC su Pile porterebbe ad una differenza Zen Pile oltre il 70%.
Paolo se la FPu è la stessa, automaticamente un modulo SR/XV e un core ZEN HT, andrebbero uguali! Visto che un minimo di miglioramento ci deve pur essere, potremmo aspettarci un +100% secco tra un core PD e un core ZEN, per quanto riguarda i calcoli in floating point. E secondo me ci sono buone possibilità di non rimanere delusi.

ho come l'impressione che in quella slide AMD, si riferisca si alle prestazioni di un core XV vs ZEN+SMT, ma solo per quello che attiene al calcolo intero. (per amd i core sono i cluster integer).

imho, un core ZEN con HT potrebbe andare circa 80-90% di un modulo SR nei calcoli integer, e un buon 10-20% in più nel FP. Non mi sembra affatto male.

[epimerasi]

la conoscenza è rumorosa. :D


Per adesso sembra che l'unica differenza sia la dimensione dei registri.

In BD/PD ci sono 4 pipeline per la fpu contro le 3 di Steamroller (per entrambi 2 FMAC).
P0 f.p. addition, multiplication, division,
integer vector multiplication
P1 f.p. addition, multiplication, division,
shuffle, shift, pack
P2 integer vector addition, boolean, move
P3 integer vector addition, boolean, move,
store
la p2 è stata eliminata in Steamroller

da quel che ho capito in zen p0 e p1 dovrebbero raddoppiare

[paolo.oliva2]

Paolo se la FPu è la stessa, automaticamente un modulo SR/XV e un core ZEN HT, andrebbero uguali! Visto che un minimo di miglioramento ci deve pur essere, potremmo aspettarci un +100% secco tra un core PD e un core ZEN, per quanto riguarda i calcoli in floating point. E secondo me ci sono buone possibilità di non rimanere delusi.

ho come l'impressione che in quella slide AMD, si riferisca si alle prestazioni di un core XV vs ZEN+SMT, ma solo per quello che attiene al calcolo intero. (per amd i core sono i cluster integer).

imho, un core ZEN con HT potrebbe andare circa 80-90% di un modulo SR nei calcoli integer, e un buon 10-20% in più nel FP. Non mi sembra affatto male.

Onestamente io non mi faccio tanti preamboli per la testa. Personalmente il prossimo procio che farei sarebbe un 5960X.
Se poi AMD farebbe un Zen 5960X :), bene, l'importante è anche i produttori di mobo facciano la loro parte.con un supremo reparto alimentazione, un BIOS cazzuto ed un Zen sbloccato in ogni singola parte.

[Grizlod®]

Comparativa tratta dal profilo twitter di dresdenboy

http://s26.postimg.org/3s3ygrp6x/B_Z_table_FP.jpg (http://postimage.org/)

saranno obsolete, ma a me fa (molto) piacere rivedere le X87 :D :sofico:

[george_p]

Tsmc vs samsung pp (http://www.bitsandchips.it/mobile/13-mobile/6145-davvero-l-a9-made-by-tsmc-e-piu-parco-nei-consumi-di-quello-samsung)
Vediamo chi la spunta :)

[tuttodigitale]

Tsmc vs samsung pp (http://www.bitsandchips.it/mobile/13-mobile/6145-davvero-l-a9-made-by-tsmc-e-piu-parco-nei-consumi-di-quello-samsung)
Vediamo chi la spunta :)
La differenza è notevole, da verificare se è un caso isolato. Purtroppo le premesse di un ulteriore fallimentare PP da parte di GF ci sono, è inutile nasconderlo.
Faccio comunque notare, che i 14nm di Samsung permettono di stipare solo l'8% di transistor in più di fronte al 33% teorico. E i futuri 16nm FFC permetteranno di integrare il 20% di transistor in più. Il vantaggio di integrazione è praticamente inesistente.

[batou83]

Comparativa tratta dal profilo twitter di dresdenboy

http://s26.postimg.org/3s3ygrp6x/B_Z_table_FP.jpg (http://postimage.org/)

saranno obsolete, ma a me fa (molto) piacere rivedere le X87 :D :sofico:

Si, ma che significa sta roba esattamente? Forse più del 50% di ipc :confused:

(vedo che bd raggiunge il valore di 24 mentre zen fà 39)

[Grizlod®]

Si, ma che significa sta roba esattamente? Forse più del 50% di ipc :confused:

(vedo che bd raggiunge il valore di 24 mentre zen fà 39)

Bah...in realtà, in sostanza dipende dalla microarchitettura; poi oltretutto (non so dove le abbia ottenute), le MMX erano presenti anche in Bulldozer, mentre nella tabella sono assenti.
Aggiungo che le istruzioni 256bit in BD, dovrebbero essere in realtà 128bit, che poi poteva sommare...

L'ho postato, ma sono perplesso :confused:
Ribadisco pero che la ricomparsa delle x87, mi fa ben sperare, se non altro per quei motori che le usano nei videogames per gestire la fisica (non è il caso di Havok, appena acquisita da M$). Ma per esempio il Bullet, mi sa che le usi (vedi 3DMark).

P.S. saranno contenti pure gli utilizzatori che usano SuperPI, come "metro" di giudizio (sempre che ste tabelle siano verosimili).

[tuttodigitale]

@batou83, se la FPu rimarrebbe la stessa di PD, non c'è motivo alcuno per pensare che renda meno di quanto faccia in SR con 2 thread, che tra le altre cose ha solo 3 pipeline (neppure nei test sintetici BD/PD sembra beneficiare della quarta pipeline).
Un core ZEN nei calcoli in virgola dovrebbe andare almeno quanto Sandy Bridge.

[george_p]

beh non è male se un team super caxxuto di ingegneri si raduni, abbia carta bianca e raggiunga nel 2016 le prestazioni in fp di una cpu del 2011 ...
:D

Beh se la FPU rimane quella di PD siamo circa nel 2012 fermi...comunque non avevo considerato che un quadcore zen avrebbe (finalmente!!!!) 4 fpu rispetto agli attuali "quadcore" di casa amd che ne hanno due

[paolo.oliva2]

Beh se la FPU rimane quella di PD siamo circa nel 2012 fermi...comunque non avevo considerato che un quadcore zen avrebbe (finalmente!!!!) 4 fpu rispetto agli attuali "quadcore" di casa amd che ne hanno due

@tuttodigitale

Se parlano di Zen come CMT + SMT e di modulo con 4 core, che ha condiviso il CMT?
Io fino ad oggi avevo capito che il modulo BD X2 passava ad X4, con miglioramenti consistenti nelle cache, front-end e aggiungendoci l'SMT.
In parole povere, l'FP di Zen passerebbe da 256bit a 512 (per eseguire nativamente le AVX2), ma immaginavo una condivisione come con BD ma più pipeline per evitare stalli sfruttandola al 100%.
Però non mi torna, perché se con Zen il modulo passasse da X2 a X4, lFP risulterebbe essere si doppia rispetto a BD, ma dovrebbe soddisfare 4 core al posto di 2.
Se invece fosse 1 FP a core, alla faccia del TDP, cioè, solo per la parte FP Zen consumerebbe 8 volte (4 FP del doppio superiori con X4 vs 1 FP della metà vs X2 BD), ma dubito che a fronte di un TDP 8 volte superiore un X4 Zen sia potente quanto un X32 BD in FP.
E poi che cacchio condividerebbe il CMT di Zen? I TH?

[george_p]

@tuttodigitale

Se parlano di Zen come CMT + SMT e di modulo con 4 core, che ha condiviso il CMT?
Io fino ad oggi avevo capito che il modulo BD X2 passava ad X4, con miglioramenti consistenti nelle cache, front-end e aggiungendoci l'SMT.
In parole povere, l'FP di Zen passerebbe da 256bit a 512 (per eseguire nativamente le AVX2), ma immaginavo una condivisione come con BD ma più pipeline per evitare stalli sfruttandola al 100%.
Però non mi torna, perché se con Zen il modulo passasse da X2 a X4, lFP risulterebbe essere si doppia rispetto a BD, ma dovrebbe soddisfare 4 core al posto di 2.
Se invece fosse 1 FP a core, alla faccia del TDP, cioè, solo per la parte FP Zen consumerebbe 8 volte (4 FP del doppio superiori con X4 vs 1 FP della metà vs X2 BD), ma dubito che a fronte di un TDP 8 volte superiore un X4 Zen sia potente quanto un X32 BD in FP.
E poi che cacchio condividerebbe il CMT di Zen? I TH?

Ma son mesi che si parla di un abbandono del cmt, perché mai zen dovrebbe continuare a condividere una fpu con due o addirittura quattro integer?
E io non ho mai letto da nessuna parte che zen sia a moduli inteso in quel senso, nemmeno tra le opinioni degli utenti sul web.

O non ho capito io cosa sia il cmt :mbe:

[Piedone1113]

Ma son mesi che si parla di un abbandono del cmt, perché mai zen dovrebbe continuare a condividere una fpu con due o addirittura quattro integer?
E io non ho mai letto da nessuna parte che zen sia a moduli inteso in quel senso, nemmeno tra le opinioni degli utenti sul web.

O non ho capito io cosa sia il cmt :mbe:

Credo che la struttura a moduli sia costruttiva e sganciata dal cmt.
Praticamente si avranno cpu a 1 modulo, 2 moduli, 3 moduli, 4 moduli.

Chissa se sia prevista un'evoluzione con moduli impilabili (anche se a bassa frequenza)?

[george_p]

Credo che la struttura a moduli sia costruttiva e sganciata dal cmt.
Praticamente si avranno cpu a 1 modulo, 2 moduli, 3 moduli, 4 moduli.

Chissa se sia prevista un'evoluzione con moduli impilabili (anche se a bassa frequenza)?

Ma in che senso scusa? Nel continuare a condividere fpu con due integer?

[george_p]

No, inteso come struttura base, in pratica ogni modulo è composto da 4 int 4 fpu 2mb di L2 (512kb ciascuno) e 8mb di L3 però condivisa e quindi fuori dal modulo base; il tutto condito dal fattore SMT che rimane ancora avvolto nel mistero.

Ok, così l'ho inteso sempre pure io, ma rispondevo a Paolo sulla parte quotata in grassetto dove lui intende ancora il modulo in stile BD con condivisione 1fpu con 2 o + int.

[tuttodigitale]

@george
La voce che ZEN possa essere una soluzione CMT+SMT è partita da un dipendente di AMD, che per quanto poco attendibile, lo è certamente più di utenti anonimi che postano sui forum.

[george_p]

@george
La voce che ZEN possa essere una soluzione CMT+SMT è partita da un dipendente di AMD, che per quanto poco attendibile, lo è certamente più di utenti anonimi che postano sui forum.

Non ho mai letto nulla riguardo a questo.

[tuttodigitale]

nemmeno io :stordita:
Ho rincontrollato, la notizia, riportata sul forum anand:

Consumer and commercial business lead Junji Hayashi told the PC Cluster Consortium workshop in Osaka that the 2016 release CPU cores (an ARMv8 and an AMD64) will get simultaneous multithreading support, to sit alongside the clustered multithreading of the company's Bulldozer processor families


come, non detto. Paolo rassegnati ZEN sarà un SMT a 4 vie.:D

[digieffe]

se tutto va bene un annetto :D

[plainsong]

sarebbe una bella sorpresa se fosse davvero un 4 core e 16 thread :sofico:


Slide ufficiali AMD riportavano la dicitura "high core count". Personalmente continuo a ritenere più plausibile che Zen desktop esordirà con un top di gamma 8 cores/16 threads e performance in range ±15% vs i7-5930K.

[paolo.oliva2]

Ragionamento al di fuori di chi l'ha più lungo in SMT tra AMD ed Intel.


Zen avrebbe un aumento del 40% di IPC su Ex, se a questo ci aggiungessimo il 30% dell'SMT, arriveremo ad un 80% abbondante su Ex.

Se guardiamo Zen dal punto di vista TDP, a me sembra che tra aumento IPC e una FP a core doppia rispetto a quella di BD condivisa tra 2 core, a me sembra che produrrebbe un aumento TDP difficilmente ibferiore al +80% prestazionale...

Quindi tornerebbe se Zen avesse un SMT con più TH semplicemente perché aumenterebbe la potenza e quindi il rapporto con il TDP.

[isomen]

Secondo me, anche dando per scontato che la nuova architettura sia ottima, tutto dipenderà dal silicio, quindi ??!
silicio ottimo=cpu ottime - silicio buono=cpu buone - silicio mediocre=cpu pessime :boh:

;) ciauz

[digieffe]

Slide ufficiali AMD riportavano la dicitura "high core count". Personalmente continuo a ritenere più plausibile che Zen desktop esordirà con un top di gamma 8 cores/16 threads e performance in range ±15% vs i7-5930K.

personalmente è da un bel po' che dico la stessa cosa :)

[Amorph]

Slide ufficiali AMD riportavano la dicitura "high core count". Personalmente continuo a ritenere più plausibile che Zen desktop esordirà con un top di gamma 8 cores/16 threads e performance in range ±15% vs i7-5930K.

io continuo a pensare che è poco un processore in uscita a fine 2016 che va come un haswell-e 6 core uscito 2 anni prima:stordita:

come minimo per me se davvero avrà 8 core e 16 thread deve superare il 5960x

se a fine 2016 poi ci sarà forse skylake-e che avrà probabilmente più di 8 core un processore così sarebbe già troppo indietro

io penso che in amd abbiano fatto questo ragionamento e che non vogliano ripetere la storia BD, penso che zen sia molto più potente di quello che molti pensano

[AceGranger]

io continuo a pensare che è poco un processore in uscita a fine 2016 che va come un haswell-e 6 core uscito 2 anni prima:stordita:

come minimo per me se davvero avrà 8 core e 16 thread deve superare il 5960x

se a fine 2016 poi ci sarà forse skylake-e che avrà probabilmente più di 8 core un processore così sarebbe già troppo indietro

io penso che in amd abbiano fatto questo ragionamento e che non vogliano ripetere la storia BD, penso che zen sia molto più potente di quello che molti pensano

Skylake-E sicuramente non uscira nel 2016; uscira nel 2017 e molto probabilmente avra 10 core.

[george_p]

io continuo a pensare che è poco un processore in uscita a fine 2016 che va come un haswell-e 6 core uscito 2 anni prima:stordita:

come minimo per me se davvero avrà 8 core e 16 thread deve superare il 5960x

se a fine 2016 poi ci sarà forse skylake-e che avrà probabilmente più di 8 core un processore così sarebbe già troppo indietro

io penso che in amd abbiano fatto questo ragionamento e che non vogliano ripetere la storia BD, penso che zen sia molto più potente di quello che molti pensano

Quoto ed è quello che penso da sempre anche io altrimenti è abbastanza inutile puntare tutto su zen come sta facendo amd. Qui si parla per un contentino personale senza contare che amd ha urgenza e necessità di ben altro che il "nostro" sentirci soddisfatti con una cpu amd che è quasi vicino a quella media intel, e tra l'altro pure obsoleta quando zen uscirà. :doh:

[Amorph]

Skylake-E sicuramente non uscira nel 2016; uscira nel 2017 e molto probabilmente avra 10 core.

credevo uscisse alla fine del 2016, è stato posticipato forse?

Quoto ed è quello che penso da sempre anche io altrimenti è abbastanza inutile puntare tutto su zen come sta facendo amd. Qui si parla per un contentino personale senza contare che amd ha urgenza e necessità di ben altro che il "nostro" sentirci soddisfatti con una cpu amd che è quasi vicino a quella media intel, e tra l'altro pure obsoleta quando zen uscirà. :doh:

infatti, sono felice di non essere il solo a pensarla così, io ci spero molto in zen, ma non credo di pretendere troppo visto che manca ancora 1 anno all'uscita, se andasse meno di un 5960x dopo 2 anni che è sul mercato, pur avendo gli stessi core per me sarebbe un fallimento simile o forse anche peggiore di quello che è stato BD

[capitan_crasy]

Per quello che vale ci sono o meglio ci dovrebbero essere ES di ZEN funzionanti...
Lo conferma anche il primo supporto embrionale del programma HWiNFO.

http://i.imgur.com/Or4Fqdo.jpg

Clicca qui... (http://www.hwinfo.com/news.php)

[plainsong]

Quoto ed è quello che penso da sempre anche io altrimenti è abbastanza inutile puntare tutto su zen come sta facendo amd. Qui si parla per un contentino personale senza contare che amd ha urgenza e necessità di ben altro che il "nostro" sentirci soddisfatti con una cpu amd che è quasi vicino a quella media intel, e tra l'altro pure obsoleta quando zen uscirà. :doh:

AMD potrebbe ben proporre 8 cores/16 threads vs i7-5930K e ritagliarsi una propria fetta di mercato puntando ad esempio su migliori prestazioni in multithread a parità di consumi, pur a fronte di un certo distacco in ST. Una simile architettura sarebbe particolarmente competitiva in ambito server, coerentemente con le dichiarazioni di voler riguadagnare quote in questo settore. Anche un caso meno ottimistico, e cioè 8 cores Zen vs 6 cores Haswell-E con parità di efficienza MT, potrebbe ugualmente riportare AMD in carreggiata in ambito HPC.

[AceGranger]

credevo uscisse alla fine del 2016, è stato posticipato forse?


si sono dilatate tutte le uscite; Skylake-E non è ancora stato annunciato, ma contando che da dichiarazioni ufficiali Broadwell-E è uscira nel Q1 2016, direi che è praticamente impossibile vedere Skylake-E a fine 2016 perchè sarebbe troppo a ridosso di Broadwell-E, che presumo stara fuori almeno 1 annetto.

visto che Broadwell-E non portera nulla di nuovo se non un po di frequenza in piu, potrebbe essere un buon periodo per il lancio di Zen se avvenisse nel Q2

[george_p]

credevo uscisse alla fine del 2016, è stato posticipato forse?



infatti, sono felice di non essere il solo a pensarla così, io ci spero molto in zen, ma non credo di pretendere troppo visto che manca ancora 1 anno all'uscita, se andasse meno di un 5960x dopo 2 anni che è sul mercato, pur avendo gli stessi core per me sarebbe un fallimento simile o forse anche peggiore di quello che è stato BD

Esatto, se così fosse in amd non hanno imparato proprio nulla.
E i tempi in cui le sue fab erano indietro (ma funzionanti almeno) rispetto a intel nei pp e amd recuperava in ipc e potenza rimarranno negli annali dell'elettronica di inizio secolo.

[paolo.oliva2]

Secondo me, anche dando per scontato che la nuova architettura sia ottima, tutto dipenderà dal silicio, quindi ??!
silicio ottimo=cpu ottime - silicio buono=cpu buone - silicio mediocre=cpu pessime :boh:

;) ciauz

Quoto.
A conti fatti Zen aumenterebbe e di molto la forza bruta, punto dolente di BD. Difficilmente supporterà meno carico di BD.
Detto questo, un Zen X8 + SMT mi sembra più che scontato che offrirà un MT di un totale più alto rispetto agli X4+4 Intel.
Il confronto vs gli i7 X6, X8 e possibili X10 sta tutto nel silicio.

Nei post di GF parlano di frequenze dai 3 ai 4GHz ed associando questo al discorso dei 95W TDP per un X8, il range sarebbe pazzesco.

Ipotesi Zen X8 95W 3GHz, se il silicio scalasse in frequenza normalmente e non mostrasse blocchi, teoricamente un Zen X8 nei 4GHz sui 4GHz sarebbe possibile, il 5960X ha il 33% in meno di frequenza, per quanto ci possa essere di differenza di IPC, difficilmente sarebbero distanti.

Se invece Zen X8 95W partisse già a 4GHz, dentro i 140W ci starebbe alla grande un altro modulo, quindi X12, ben di più di un 5960X anche stra-overcloccato.

Comunque sia, non credo proprio che Zen X8 non possa andare di più di un i7 X6, perché già un FX X8 con base Excavator si posizionerebbe a metà strada tra un 6700K ed un i7 X6, e se Zen già andrebbe il 40% in più di un Excavator SMT escluso....

Il ? Sarà il prezzo... Io spererei che 1 modulo Zen andasse meno di un 4+4 Intel, perché se andasse di più, Zen X4 si posizionerebbe come prezzo sotto il 6700K e Zen X8 idem ma sul listino 5960X. Se un Zen X4 andasse meno di un 6700K, invece si potrebbe avere che un Zen X8 costerebbe meno della base i7 X6 però andando di più, e magari un Zen X12 al prezzo di un 5960X.
Insomma, se dovessi pagare Zen il 50% in meno di un procio di pari potenza Intel, non me ne frega una tozza se poi andasse meno di un 5960X. Se invece uguagliasse Intel in prestazioni con un listino del 10% inferiore, chi scppierebbe di gioia che finalmente AMD avrebbe uguagliato Intel?

Aspettiamo ci comunque una valanga di bench esclusivamente ST all'uscita di Zen, perché gli X4+4 Intel nulla potranno qualsiasi sarà l'architettura e silicio in MT contro un Zen con il doppio dei core e il doppio almeno dei TH.

[el-mejo]

Quoto.
A conti fatti Zen aumenterebbe e di molto la forza bruta, punto dolente di BD. Difficilmente supporterà meno carico di BD.
Detto questo, un Zen X8 + SMT mi sembra più che scontato che offrirà un MT di un totale più alto rispetto agli X4+4 Intel.
Il confronto vs gli i7 X6, X8 e possibili X10 sta tutto nel silicio.

Nei post di GF parlano di frequenze dai 3 ai 4GHz ed associando questo al discorso dei 95W TDP per un X8, il range sarebbe pazzesco.

Ipotesi Zen X8 95W 3GHz, se il silicio scalasse in frequenza normalmente e non mostrasse blocchi, teoricamente un Zen X8 nei 4GHz sui 4GHz sarebbe possibile, il 5960X ha il 33% in meno di frequenza, per quanto ci possa essere di differenza di IPC, difficilmente sarebbero distanti.

Se invece Zen X8 95W partisse già a 4GHz, dentro i 140W ci starebbe alla grande un altro modulo, quindi X12, ben di più di un 5960X anche stra-overcloccato.

Comunque sia, non credo proprio che Zen X8 non possa andare di più di un i7 X6, perché già un FX X8 con base Excavator si posizionerebbe a metà strada tra un 6700K ed un i7 X6, e se Zen già andrebbe il 40% in più di un Excavator SMT escluso....

Il ? Sarà il prezzo... Io spererei che 1 modulo Zen andasse meno di un 4+4 Intel, perché se andasse di più, Zen X4 si posizionerebbe come prezzo sotto il 6700K e Zen X8 idem ma sul listino 5960X. Se un Zen X4 andasse meno di un 6700K, invece si potrebbe avere che un Zen X8 costerebbe meno della base i7 X6 però andando di più, e magari un Zen X12 al prezzo di un 5960X.
Insomma, se dovessi pagare Zen il 50% in meno di un procio di pari potenza Intel, non me ne frega una tozza se poi andasse meno di un 5960X. Se invece uguagliasse Intel in prestazioni con un listino del 10% inferiore, chi scppierebbe di gioia che finalmente AMD avrebbe uguagliato Intel?

Aspettiamo ci comunque una valanga di bench esclusivamente ST all'uscita di Zen, perché gli X4+4 Intel nulla potranno qualsiasi sarà l'architettura e silicio in MT contro un Zen con il doppio dei core e il doppio almeno dei TH.

Se le prestazioni saranno superiori ad Intel si potrebbero presentare due situazioni: la più probabile in particolare nel primo periodo un allineamento ai prezzi di Intel come ai "gloriosi" tempi degli Atholon 64, con somma gioia delle casse di entrambe di entrambe le socierà, l' altra una nuova corsa all'aumento delle prestazioni, che si tradurrebbe in un aumento dei core in ambito consumer, in particolare se l'architettura Zen mostrasse una migiore scalabilità e densità di quella Intel.
Infatti circolano i primi rumor di cpu Ice Lake (ex Cannonlake) x8+8 sulla fascia mainstream 115x. :D

[paolo.oliva2]

Se le prestazioni saranno superiori ad Intel si potrebbero presentare due situazioni: la più probabile in particolare nel primo periodo un allineamento ai prezzi di Intel come ai "gloriosi" tempi degli Atholon 64, con somma gioia delle casse di entrambe di entrambe le socierà, l' altra una nuova corsa all'aumento delle prestazioni, che si tradurrebbe in un aumento dei core in ambito consumer, in particolare se l'architettura Zen mostrasse una migiore scalabilità e densità di quella Intel.
Infatti circolano i primi rumor di cpu Ice Lake (ex Cannonlake) x8+8 sulla fascia mainstream 115x. :D

A me piace la caratteristica degli FX, nel senso che tra X2 w X8 non cambia una tozza come prestazioni in forza bruta, mentre avere più core aumenta l'MT.
Intel divide la sua offerta, perché di fatto uno non prende un 115x perché APU, ma perché non è Xeon e il tutto costa meno.
Zen con unico socket AM4, potrebbe rivaleggiare semplicemente perché potrebbe partire da un X4+4 ed arrivare pure ad X12+12, tutto starebbe nel silicio.

Io ci credo poco ad un Intel X8+8 nella fascia 115x, semplicemente perché se un 5960x sul 14nm potrebbe aumentate il clock di 300MHz nei 140W, figurati aggiungerci l'IGP e portarlo sotto i 90W, mi sembra impossibile che il passaggio 14nm - 9nm possa concederlo, se ne riparlerebbe con il 6nm, ma quando? Per quel petiodo probabilmente anche Zen avrebbe aumentato il numero di core.

[plainsong]

Secondo me, anche dando per scontato che la nuova architettura sia ottima, tutto dipenderà dal silicio, quindi ??!
silicio ottimo=cpu ottime - silicio buono=cpu buone - silicio mediocre=cpu pessime :boh:

;) ciauz

E' chiaro che qualsiasi speculazione sulle performance delle future cpu, anche in una semplificazione estrema, rimane soggetta al rapporto tra le due variabili a)qualità dell'architettura e b)qualità del silicio.
Va comunque rilevato che nel caso di architettura "ottima"+silicio "mediocre" ci troveremmo sempre di fronte ad una situazione intermedia, e quindi a performance discrete, non pessime.

[george_p]

E' chiaro che qualsiasi speculazione sulle performance delle future cpu, anche in una semplificazione estrema, rimane soggetta al rapporto tra le due variabili a)qualità dell'architettura e b)qualità del silicio.
Va comunque rilevato che nel caso di architettura "ottima"+silicio "mediocre" ci troveremmo sempre di fronte ad una situazione intermedia, e quindi a performance discrete, non pessime.

Infatti, una architettura progettata coi controcxxxi efficiente in rapporto a prestazioni consumi anche col 32 nm soi di gf farebbe una figura decisamente migliore rispetto a una che è progettata col cubo e ogni riferimento non è per niente casuale.

[el-mejo]

A me piace la caratteristica degli FX, nel senso che tra X2 w X8 non cambia una tozza come prestazioni in forza bruta, mentre avere più core aumenta l'MT.
Intel divide la sua offerta, perché di fatto uno non prende un 115x perché APU, ma perché non è Xeon e il tutto costa meno.
Zen con unico socket AM4, potrebbe rivaleggiare semplicemente perché potrebbe partire da un X4+4 ed arrivare pure ad X12+12, tutto starebbe nel silicio.

Io ci credo poco ad un Intel X8+8 nella fascia 115x, semplicemente perché se un 5960x sul 14nm potrebbe aumentate il clock di 300MHz nei 140W, figurati aggiungerci l'IGP e portarlo sotto i 90W, mi sembra impossibile che il passaggio 14nm - 9nm possa concederlo, se ne riparlerebbe con il 6nm, ma quando? Per quel petiodo probabilmente anche Zen avrebbe aumentato il numero di core.

Se Amd ci va stare gli 8 core su di un socket universale, non vedo perchè non possa farlo anche Intel, proprio per vanificare il vantaggio del socket universale.

Ricordiamoci inoltre che Ice Lake sarà su di un nuovo socket, nulla vieta ad Intel di aumentare i tdp massimo (stare sui 125w non dovrebbe essere un problema) o il numero di linee pci-e, e che si parla sempre di 2017 ;) .

L'unico rischio è che sparisca la piattaforma erede del 2011-3 dal mercato consumer: quanti clienti di quella fascia sono professionisti o power user e quanti sono solo gamer o celoduristi del benckmark (:D ) che vivrebbero benissimo con un x8+8 della fascia mainstream?

[tuttodigitale]

L'unico rischio è che sparisca la piattaforma erede del 2011-3 dal mercato consumer: quanti clienti di quella fascia sono professionisti o power user e quanti sono solo gamer o celoduristi del benckmark (:D ) che vivrebbero benissimo con un x8+8 della fascia mainstream?

Se la concorrenza è forte, è normale che la differenza tra prodotti da 1000 euro e 400 sia poca cosa. Non c'è dubbio che con un FX x10 da 4,7GHz, Intel sarebbe stata costretta a fare un esa-core per il socket mainstream, magari ad hoc, privi di alcune connessione QPI, cache l3 abbondanti e riduzione dei canali del memory controller.

Alla mediocrità non c'è limite. L'architettura BD è OTTIMA e non solo nel MT:chi fa prestazioni complessive/n. core , e dice che BD non va nel ST non ha capito proprio niente.

[paolo.oliva2]

Se Amd ci va stare gli 8 core su di un socket universale, non vedo perchè non possa farlo anche Intel, proprio per vanificare il vantaggio del socket universale.

Ricordiamoci inoltre che Ice Lake sarà su di un nuovo socket, nulla vieta ad Intel di aumentare i tdp massimo (stare sui 125w non dovrebbe essere un problema) o il numero di linee pci-e, e che si parla sempre di 2017 ;) .

L'unico rischio è che sparisca la piattaforma erede del 2011-3 dal mercato consumer: quanti clienti di quella fascia sono professionisti o power user e quanti sono solo gamer o celoduristi del benckmark (:D ) che vivrebbero benissimo con un x8+8 della fascia mainstream?

Non tieni in considerazione che un 5960X ha un die di 335mm2 e 2,6miliardi di transistor e viene venduto a 1000€. Un X4+4 alla stessa miniaturizzazione costa meno ma per numero di transistor e superficie die praticamente costa quasi uguale... Non vedo il motivo del perché Intel abbia in mente di segarsi 2/3 dei guadagni... Considera anche che ancora considera un X2 un procio desktop.

[isomen]

E' chiaro che qualsiasi speculazione sulle performance delle future cpu, anche in una semplificazione estrema, rimane soggetta al rapporto tra le due variabili a)qualità dell'architettura e b)qualità del silicio.
Va comunque rilevato che nel caso di architettura "ottima"+silicio "mediocre" ci troveremmo sempre di fronte ad una situazione intermedia, e quindi a performance discrete, non pessime.

Direi che questa é la situazione delle cpu BD... allora perchè in tante occasioni sono state definite come veri e propri cessi :confused: :asd:

PS
quella sopra é una provocazione... ma é rivolta solo a quelli (anche se sono tanti) che hanno sempre cercato di denigrare tali cpu :mbe:

;) ciauz

[Amorph]

Fortunatamente in un thread di speculazioni fantascientifiche, immaginarie e fantastiche dove zen è arrivato ad andare quanto un 5960X, quando se andrà la metà in AMD festeggiano così tanto che Lisa Su si sveglierà con un enorme mal di testa reduce da una sbronza, c'è ancora qualche informazione concreta.

non vedo il senso di un processore tanto scarso a fine 2016, a quel punto tanto vale per amd lasciare il mercato cpu e dedicarsi magari solo alla schede video dove può competere

[el-mejo]

Se la concorrenza è forte, è normale che la differenza tra prodotti da 1000 euro e 400 sia poca cosa. Non c'è dubbio che con un FX x10 da 4,7GHz, Intel sarebbe stata costretta a fare un esa-core per il socket mainstream, magari ad hoc, privi di alcune connessione QPI, cache l3 abbondanti e riduzione dei canali del memory controller.

Alla mediocrità non c'è limite. L'architettura BD è OTTIMA e non solo nel MT:chi fa prestazioni complessive/n. core , e dice che BD non va nel ST non ha capito proprio niente.

Lol che c'entra ancora BD?? Stiamo parlando di Zen e Ice Lake...

Non tieni in considerazione che un 5960X ha un die di 335mm2 e 2,6miliardi di transistor e viene venduto a 1000€. Un X4+4 alla stessa miniaturizzazione costa meno ma per numero di transistor e superficie die praticamente costa quasi uguale... Non vedo il motivo del perché Intel abbia in mente di segarsi 2/3 dei guadagni... Considera anche che ancora considera un X2 un procio desktop.

Dovrà segare i propri guadagni se Amd finalmente proporrà un architettura 8 core nativa e competitiva su una piattaforma unificata.

Chi andrebbe a farsi un 8-10 core su un ipotetico 2011-5, con tutti i costi del caso (mobo costose, cpu costoste,memorie in quad o esa channel,piattaforma poco diffusa) quando Amd propone un x8+8 che gira con un paio di comuni ddr4, funziona con una mobo intorno alle 100€ e supporta 32 linee pci-e??? Solo professionisti, e a quel punto l'intero ecosistema potrebbe diventare antieconomico da sostenere per Intel.

E a quel punto essa si adeguerà, proponendo le stesse cose su socket mainstream.

Poi non è automatico cje segherà i propri guadagni, magari sotto banco si accorda con Amd ed entrambe proporranno cpu octacore sui 7-800€, con somma soddifazione degli azionisti :muro:

[el-mejo]

non vedo il senso di un processore tanto scarso a fine 2016, a quel punto tanto vale per amd lasciare il mercato cpu e dedicarsi magari solo alla schede video dove può competere

Potrebbe non essere un male, così il listino prezzi di Intel lo deciderà l'antitrust :ciapet:

[paolo.oliva2]

Infatti, una architettura progettata coi controcxxxi efficiente in rapporto a prestazioni consumi anche col 32 nm soi di gf farebbe una figura decisamente migliore rispetto a una che è progettata col cubo e ogni riferimento non è per niente casuale.
Ti faccio notare che l'architettura Phenom è giudicata efficiente. Ma cosa ha fatto sul 65nm? SCHIFO. E tutti a criticare l'architettura. La STESSA architettura non gambizzato dal silicio è stata riproposta sul 45nm ed era competitiva. Llano (e quindi Phenom II) riproposto sul 32nm ha fatto persino più vena del 65nm perché di fatto ha perso quasi il doppio della frequenza operativa rispetto al Phenom I-Phenom II 65nm/45nm.
Ę proprio per l'architettura BD ed il modulo che abbiamo visto un X8 a 4GHz def e OC di 5,3GHz ancora a liquido, e gli sviluppi non si sono potuti vedere in ambito FX proprio per il silicio (+20/25% di IPC sono una vita).

Architettura buona + silicio mediocre possono fare un procio, ma con quali prestazioni?

GF riporta frequenze a partire dai 3GHz. BD era 4GHz perché la sua architettura permetteva i 4GHz allo stesso TDP che invece un Phenom II non poteva arrivare.

Facendo un esempio su quanto dichiarato da GF circa frequenze del prox silicio, da 3GHz a 4GHz.

Zen + 40% di IPC su EX.

A 4GHz corrisponderebbe a +40% effettivi, a cui si sommerebbe l'SMT e se il tutto producesse 95W TDP sarebbe più che accettabile.

Un Zen con +40% di IPC ma a 3GHz vs un Ex a 4GHz vedrebbe Zen superiore solamentente del 5% a core, poi bisogna vedere quel +5% in quanto TDP si traduce a core, l'SMT quanto guadagna rispetto a quanto consuma, poi si fanno i conti di quanti core ci possono stare in un determinato TDP.

Ora... Dagli esempi sopra abbiamo che il passaggio dal 32nm al 14nm potrebbe dare dal +40%(+5% se 3GHz + 30% SMT) al +80% (+40% se 4GHz + 30% SMT) nei 95W contro BD a 125W.

Se già Piledriver non ha nulla a che invidiare in ST ed in MT glibsta unavspanna sopra al Phenom II, l'evoluzione Steamrollerved Excavator in ambito FX avrebbe permesso a BD di aumentare ben sopra al 40%, che sarebbe simile al guadagno di Zen su un silicio mediocre.

Se il silicio non va, c'è poco da fare da parte dell'architettura.
Ad esempio... Guardate i proci per aumentare la potenza MT. Che fanno, aumentano l'IPC o aumentano le frequenze? Assolutamente no, cercano il max rendimento aumentando il numero dei core in rapporto alla frequenza, addirittura con Intel che manco USA l'IPC dell'ultima architettura.
Se l'SMT aumentasse del 30% la potenza del procio, i calcoli non sono come in Intel.
Bisogna valutare quanto TDP in più genera la cache più veloce, quanto l'aumento di transistor, e poi trai le conclusioni. AdvIntel avere o non avere l'SMT comporta un 5% di TDP di differenza? In AMD da Ex a Zen non può essere solamente un 5% perché cambiano le cache, pipeline, predizione e quant'altro... A me non frega una tozza se il prox procio AMD che nome avrà, ma lo vorrei più potente del 50% almeno rispetto ad un 8350, che poi lo faccia con 1 core e 20 TH o 20 core non me ne forte una mazza.

Ma, se i limiti di AMD fino ad oggi sono stati nel silicio e nel TDP max, a me non sembra che un'architettura al max IPC e SMT sia parca nel TDP, anzi, era proprio il CMT che ricercava il minimo TDP... Quindi a maggior ragione io credo che in caso di flop silicio sia ben più problematico uno Zen che un EX.

[paolo.oliva2]

AMD nel 2015 e per buona parte del 2016 secondo le previsioni ha come cpu di punta una coso con un tdp di 220W che prende bastonate da un i5-6600k da 91W in quasi tutti i campi (tranne 7zip non dimentichiamocelo!)
Non è che schiocchi le dita e ti inventi un'architettura capace di stare dietro a Intel e trovi una fonderia che ti sforna cpu con un pp perfetto e con un'ottima resa.
Se no in AMD sono stati imbecilli a restare tutti questi anni con bulldozer e derivati.

Nessuno obbliga AMD a coprire tutte le fasce di mercato, non gli serve necessariamente una cpu che competa con un 5960X, gli basta anche qualcosa di valido da contrapporre a i5-6600k e i7-6700k.

Per stare sopra ad un I5 6600k e i7 6700k gli sarebbe bastato che il 32nm non gli avesse cestinato l'X10 in roadmap all'uscita di Zambesi, situazione addirittura migliore rispetto a quella Phenom II Thuban X6 vs Intel di quei tempi.
P.S.
Io reputo una follia il prestazioni/costo di un 6700k, meglio alla grande il più scrauso (non offensivo) degli i7 X6 su socket 2011.
Il 6700k a 400€ che senso ha? Se lo acquisti per l'MT, meglio un i7 X6, se lo acquisti per la forza bruta (per il massimo dei giochi, ma cacchio se hai da spendere migliaia di € per le VGA, non vedo 1000€ un ostacolo per avere un 5960X e una mobo 2011 al posto del 6700k

[george_p]

Fortunatamente in un thread di speculazioni fantascientifiche, immaginarie e fantastiche dove zen è arrivato ad andare quanto un 5960X, quando se andrà la metà in AMD festeggiano così tanto che Lisa Su si sveglierà con un enorme mal di testa reduce da una sbronza, c'è ancora qualche informazione concreta.

Se la SU dovesse festeggiare per un un octacore zen che va pari quanto un quadcore invece è fantascemenza altro che fantascienza.
Poi la realtà può essere proprio così ma ci sarà solo da sbellicarsi dalle risate.

Penso sia semplicemente un fatto di prospettiva, non è una garanzia certa che Zen sarà velocissimo fino a che non esce, come per te o altri all'esatto opposto, semplicemente per me, e parlo solo per me, dire che un octacore + smt amd debba andare quanto un octacore+smt intel non è speculazione perché non mi baso su niente ma semplicemente è un parere personale in riferimento al fatto che amd debba diventare veramente competitiva come un tempo.
Detta in altre parole, se fossi ceo di amd, non accetterei nessun compromesso, o la nuova architettura spacca i culi o il culo lo spaccano all'azienda.
Punto.
Questo è il mio, e solo mio pensiero, non speculazione su cosa sia l'architettura, semplicemente su cosa dovrebbe essere per essere competitiva, altrimenti è tutta aria fritta.

Poi se veramente la Su si accontenta dell'opzione, così tanto realistica, di festeggiare per una architettura octacore+smt che va quanto la metà della concorrenza uscita un anno prima... beh tanto vale lasciare un 4 moduli excavator su 14 o 16 nm, e continuare con l'approccio cmt che tanto ha fatto perdere quote all'azienda almeno così l'azienda si risparmia i soldi, ma tanto i vari ceo e dirigenti mica li mettono di tasca propria i soldi, quindi ci si può sempre permettere di fare cagate senza rimetterci nulla, tipica mentalità di chi non ha palle e spirito di competizione.


Ti faccio notare che l'architettura Phenom è giudicata efficiente. Ma cosa ha fatto sul 65nm? SCHIFO.

"Dopo il disastroso debutto di fine 2007, rimasto alla memoria per le implicazioni del bug delle TLB delle cache L3, ritorniamo ad analizzare le cpu Phenom X4 nella nuova revision B3, con bug risolto e frequenze di clock sino a 2,5 GHz"
Fonte:
AMD Phenom X4 e X3 B3: architettura e prestazioni (http://www.hwupgrade.it/articoli/cpu/1967/amd-phenom-x4-e-x3-b3-architettura-e-prestazioni_2.html)

C'è una bella differenza tra il debutto phenom e il debutto bulldozer.

Rispetto all'athlon 64 il phenom aveva nei 65 nm il 20% di frequenza in meno ma stiamo pur sempre parlando di un quadcore contro un dualcore e nonostante le difficoltà del processo.
Essì, proprio perché era più efficiente di bulldozer si è salvato moltissimo rispetto a quest'ultimo che con due core integer in più e due fpu in meno ha perso pure ipc a "core" sia per pipeline allungate sia implementazione cmt.

[Amorph]

Se la SU dovesse festeggiare per un un octacore zen che va pari quanto un quadcore invece è fantascemenza altro che fantascienza.
Poi la realtà può essere proprio così ma ci sarà solo da sbellicarsi dalle risate.

Penso sia semplicemente un fatto di prospettiva, non è una garanzia certa che Zen sarà velocissimo fino a che non esce, come per te o altri all'esatto opposto, semplicemente per me, e parlo solo per me, dire che un octacore + smt amd debba andare quanto un octacore+smt intel non è speculazione perché non mi baso su niente ma semplicemente è un parere personale in riferimento al fatto che amd debba diventare veramente competitiva come un tempo.
Detta in altre parole, se fossi ceo di amd, non accetterei nessun compromesso, o la nuova architettura spacca i culi o il culo lo spaccano all'azienda.
Punto.
Questo è il mio, e solo mio pensiero, non speculazione su cosa sia l'architettura, semplicemente su cosa dovrebbe essere per essere competitiva, altrimenti è tutta aria fritta.

Poi se veramente la Su si accontenta dell'opzione, così tanto realistica, di festeggiare per una architettura octacore+smt che va quanto la metà della concorrenza uscita un anno prima... beh tanto vale lasciare un 4 moduli excavator su 14 o 16 nm, e continuare con l'approccio cmt che tanto ha fatto perdere quote all'azienda almeno così l'azienda si risparmia i soldi, ma tanto i vari ceo e dirigenti mica li mettono di tasca propria i soldi, quindi ci si può sempre permettere di fare cagate senza rimetterci nulla, tipica mentalità di chi non ha palle e spirito di competizione.




completamente daccordo

[george_p]

Io non ho parlato di numero di core, anche perché un octacore non andrà mai come un quad in certi ambiti.


Ma non voglio distrarvi troppo dalle fantasticherie

Le fantasticherie sono tutte tue.
Io non mi metto a fantasticare su cosa sia o non sia zen al suo debutto tra un anno perché non ho nè sfera di cristallo nè presunzione per farlo, come posso dire cosa sia questa nuova architettura se non è ancora uscita? E allo stesso modo come puoi dire tu lo stesso o il contrario?

Io posso esprimere un parere su qualsiasi prodotto mai uscito e nemmeno ancora progettato, semplicemente dicendo che se questo futuro prodotto va meno di un prodotto concorrente che ha meno features allora è meglio lasciarlo su carta che perdere tempo e soldi per realizzarlo.

Se invece per te vale il contrario rimane tua opinione al pari della mia.

Poi mi piacerebbe tanto che amd tornasse ai fasti di un tempo dove amd con un processo produttivo inferiore alla concorrenza riusciva ad andare meglio (grazie a cpu molto meglio progettate ed efficienti) e il passato è un dato storico realmente accaduto , non è il presente ma nemmeno una fantasia.

Le fantasie sono ben altro.

[george_p]

Nessuna fantasticheria da parte mia per il semplice fatto che non voglio fare previsioni.
Se AMD sforna una cpu che va come un 5960X tanto meglio solo io volerei più basso con le aspettative.

Le aspettative portano a illusioni/fantasie proiettate al futuro per cui, nella fattispecie, mi aspetto, o spero (la speranza è spesso un altra aspettativa) che zen sia la cpu per eccellenza a priori e basta.

Aspettarmi che zen sia come penso non vuole necessariamente dire per me che accada così nella realtà per cui non mi illudo perché ho sempre la consapevolezza di una possibilità di non riuscita.

Posso solo dispiacermi per amd che non si risolleva dalle cadute ma se accade, come è già accaduto finora troppe volte, la soluzione è rivedere internamente cosa l'ha portata a farlo.
In poche parole Migliorarsi continuamente.
E' questione di concezione e mentalità.

Solo che se cade nuovamente oggi (tra un anno) non so cosa succederà poi... per questo un ulteriore caduta non può esser contemplata, ma lo dico come fossi io al suo posto. O la và o la spacca idem non va contemplato, l'unica soluzione è rialzarsi degnamente senza mezzi termini e compromessi.

[tuttodigitale]

Fortunatamente in un thread di speculazioni fantascientifiche, immaginarie e fantastiche dove zen è arrivato ad andare quanto un 5960X, quando se andrà la metà in AMD festeggiano così tanto che Lisa Su si sveglierà con un enorme mal di testa reduce da una sbronza, c'è ancora qualche informazione concreta.

Andare la metà di un i7 5960X significherebbe che Zen non è in grado neppure di raggiungere un fx9590, che a sua volta non è stato in grado neanche ad avvicinarsi alle prestazioni, nonostante il TDP, attese da Komodo (poi cancellato).

Nessuno obbliga AMD a coprire tutte le fasce di mercato, non gli serve necessariamente una cpu che competa con un 5960X, gli basta anche qualcosa di valido da contrapporre a i5-6600k e i7-6700k.
In pratica AMD non riuscirebbe neppure a raggiungere le prestazioni preventivate a inizio 2011 per il 2012 con i 32nm. Ma quanto fanno pena i 14nm di GF?


Dovrà segare i propri guadagni se GF finalmente proporrà un processo produttivo competitivo.

*fixed
Sulla bontà dell'architettura non avrei dubbio alcuno. Sul silicio, visto anche il test che circola in questi giorni che dimostrerebbero consumi da parte del processo LP di Samsung consumi superiori del 50-60%. Se questo sono le premesse figuriamoci quali saranno le differenze con un processo HP che GF non avrà.

Mica è un caso se AMD ancora non sia sia sbilanciata quale fab impiegare per Zen.

[Amorph]

Comunque non voglio fare troppe discussioni, dico solo che secondo me esagerate con le aspettative anche se spero abbiate ragione.

secondo me non è affatto esagerare, è aspettarsi il minimo sindacale da una cpu che non esce ora ma addirittura tra 1 anno, io spero e voglio credere che andrà ben più di un 5960 se fossero confermati 8 core e 16 th

[paolo.oliva2]

"Metà" era tanto per dire, comunque fx9590 va veramente la metà di un 5960x in molti ambiti... con poco più della metà di tpd però.
Comunque non voglio fare troppe discussioni, dico solo che secondo me esagerate con le aspettative anche se spero abbiate ragione.

Guarda, metà buona delle discussioni riguardano il "disaccordo" di quanto BD vada male per il silicio e quanto per l'architettura. Un altro 15% riguarda al l'incognita silicio, perché senza quello non puoi realizzare nulla. Da parte mia, più che andare al buio con nuova architettura e nuovo silicio e investire un tot di soldi, preferirei un FX su base Excavator con un sicuro 20/25% di IPC in più e minimo X12 nei 125W.

Però evitiamo discorsi inutili di differenza dovuti al silicio, perché se Intel può commercializzare un 5960X con 2,6miliardi di transistor in 140W ed AMD con il 32nm ne produce 125W con 1,2miliardi, di certo non dipende dall'architettura, come del resto Steamroller e Excavator non sono stati commercializzati proprio per assenza di silicio, mentre dal 2600k ad oggi Intel non penso che abbia avuto questo problema
Trovo un po' ridicolo confrontare Piledriver come massima espressione architettura BD ignorando Steamroller edcExcavator e per di più confrontate un 32nm uscito male ad un 14nm come se tutto dipendesse dall'architettura.

[FazzoMetal]

Però evitiamo discorsi inutili di differenza dovuti al silicio, perché se Intel può commercializzare un 5960X con 2,6miliardi di transistor in 140W ed AMD con il 32nm ne produce 125W con 1,2miliardi, di certo non dipende dall'architettura

Vorrei ribadire ancora una volta che il TDP non dipende dal numero di transistor e dipende fortemente dall'architettura. Ci sono alcune tecniche architetturali, come il raddoppio del datapath, che permettono (spannometricamente) di dimezzare i consumi raddoppiando il numero di transistor (a parità di silicio e prestazioni).
Intel è avanti con l'architettura mentre AMD è indietro con l'adozione di tecniche di progettazione low-power (un clock-gating serio, ad esempio, è stato implementato nelle VGA AMD solo a partire dalla FURY X).

[tuttodigitale]

Intel è avanti con l'architettura mentre AMD è indietro con l'adozione di tecniche di progettazione low-power (un clock-gating serio, ad esempio, è stato implementato nelle VGA AMD solo a partire dalla FURY X).
Si certo, il clock gating delle soluzioni k10.5/BD/PD/SR non è serio. Fonti?

per me BD/PD sono li li con SB/IB, a livello di architettura. :cool:
Non è stato certo il clock gating ultra-sofisticato che ha portato Nehalem a migliorare del 65% la propria potenza, ma il passaggio dai 45 ai 32nm (vedi i7 970 -> 990x).
Intel dichiarò un gate delay ulteriormente migliorato con il passaggio ai 22nm a 1V: IB/Haswell, viaggiano a 3,5 GHz con tensioni ridicole, sui 32 avrebbero perso circa 700MHz..e prima che uno dica che è "solo" il 20%, faccio notare che se sacrifichi le prestazioni a lo stesso livello il 22nm permette, da slide, un risparmio del 44% (consuma quasi la metà). I 32nm Intel era già abbondantemente avanti quello di GF, figuratevi i 22nm.

E se non abbiamo avuto modo di apprezzare le reali qualità dei 22nm nel mercato consumer è solo per colpa del debacle dei 32nm SOI di GF. Prestazioni sotto-tono che hanno permesso ad Intel di spargere un pò di pasta del capitano.
Basta dare un occhiata agli Xeon, per farsi un'idea come questa: Intel è in grado OGGI di costruire un deca-core con la stessa frequenza e tdp di un i7 5960x. Essere competitivi con un esa-core Haswell nel MT, porterebbe AMD ad affrontare lo stesso dramma vissuto con BD: ovvero la concorrenza è in grado di offrire circa il 50% di potenza in più. In quest'ultimo caso il prodotto Zen è fallimentare esattamente come fu BD/PD.
Figuratevi se sta sotto alle soluzioni 2011 entry level a 6 core. :rolleyes:

Tutto senza considerare che parliamo di haswell e dei 22nm.

Quindi per il bene di AMD, ZEN deve essere competitivo con un i7 5960x.

[FazzoMetal]

Si certo, il clock gating delle soluzioni k10.5/BD/PD/SR non è serio. Fonti?

per me BD/PD sono li li con SB/IB, a livello di architettura. :cool:
Non è stato certo il clock gating ultra-sofisticato che ha portato Nehalem a migliorare del 65% la propria potenza, ma il passaggio dai 45 ai 32nm (vedi i7 970 -> 990x).

Non ho detto che la colpa è del clock gating. Ho usato il clock gating come esempio per far capire quanto indietro sia (purtroppo) AMD nell'implementare anche la più basilare delle tecniche di progettazione low-power.
Passando dalla R9 290X alla FURY X AMD ha mantenuto lo stesso TDP, la stessa architettura, lo stesso silicio e le stesse frequenze aumentando però del 45% gli stream processor. Questo "miracolo" è frutto di tanti accorgimenti (memorie HBM, PCB accuratamente progettato ecc.) ma il grosso della differenza la fa il clock gating che, seppur già implementato da tempo nei prodotti AMD, è stato questa volta implementato in maniera molto più capillare (per la prima volta sulla FURY X appunto).
Se AMD avesse implementato più accorgimenti architetturali su BD e PD avremmo avuto degli FX con die size leggermente maggiore, costo leggermente più elevato ma prestazioni migliori a parità di TDP e silicio.

[george_p]

Non ho detto che la colpa è del clock gating. Ho usato il clock gating come esempio per far capire quanto indietro sia (purtroppo) AMD nell'implementare anche la più basilare delle tecniche di progettazione low-power.
Passando dalla R9 290X alla FURY X AMD ha mantenuto lo stesso TDP, la stessa architettura, lo stesso silicio e le stesse frequenze aumentando però del 45% gli stream processor. Questo "miracolo" è frutto di tanti accorgimenti (memorie HBM, PCB accuratamente progettato ecc.) ma il grosso della differenza la fa il clock gating che, seppur già implementato da tempo nei prodotti AMD, è stato questa volta implementato in maniera molto più capillare (per la prima volta sulla FURY X appunto).
Se AMD avesse implementato più accorgimenti architetturali su BD e PD avremmo avuto degli FX con die size leggermente maggiore, costo leggermente più elevato ma prestazioni migliori a parità di TDP e silicio.

Penso che amd abbia scelto di investire su nuovi silici migliori del 32 nm SOI e probabilmente in quelli avrebbe operato in quel modo, solo che si è ritrovata con una azienda che in quasi dieci anni su sette silici ne ha azzeccato solo uno col 45 nm soi.
Quindi amd ha perso milioni dei suoi investimenti su silici che non hanno mai visto la luce.
Le auguro che almeno in Zen abbiano fatto tutto quello che non hanno potuto fino ad oggi.

[tuttodigitale]

Non ho detto che la colpa è del clock gating. Ho usato il clock gating come esempio per far capire quanto indietro sia (purtroppo) AMD nell'implementare anche la più basilare delle tecniche di progettazione low-power.
ma l'esempio è privo di numeri e dati concreti.
Carrizo ha un clock gating evoluto, nonostante ciò il grosso del guadagno è dovuto alle le librerie ad alta densità. AVFS, non sembra far alcuna differenza sopra i 2,5 GHz.

un modulo XV già consuma qualcosa come 2,5W a 1,7 GHz...
le cpu Beema sono a 28nm, e consumano meno di 1 watt a core. Certo se il confronto è con i core M a 14nm è chiaro che perde e di brutto (il solo passaggio ai 22nm ha dimezzato i consumi)


Passando dalla R9 290X alla FURY X AMD ha mantenuto lo stesso TDP, la stessa architettura, lo stesso silicio e le stesse frequenze aumentando però del 45% gli stream processor.
Beh certo paragoniamo le mele con le pere :rolleyes:
voglio farti notare che le librerie HDL moltiplicano i vantaggi dell'AVFS. Il SOI, in teoria risente meno delle variazioni dinamiche del vcore, perchè tra la frequenza di 2 GHz e 4GHz la differenza di Vcore è minima rispetto ai 28nm e figurarsi nei confronti dei 28nm HDL.
Sei un illuso se pensi che una manipolazione del Vcore in tempo reale permetta una riduzione del 30% dei consumi. Stando alle tue parole Tra HDL, AVFS e aumento di IPC, AMD avrebbe dovuto più che raddoppiare l'efficienza rispetto ai già efficienti kaveri (sono pur sempre dei 28nm): altro che Xeon a 18 core....
http://www.heise.de/ct/zcontent/15/07-hocmsmeta/1426715308574351/contentimages/excavator-et_SC.jpg
eppure da slide si evince che i miglioramenti anche su HDL siano minimi, figurarsi su 28nm con librerie ad alte prestazioni, o ancora con il SOI....

Certamente quando AMD ha scelto una architettura da 20 stadi, ha tenuto conto anche dei vantaggi proprio a livello di clock gating che una simile soluzione può dare.


Se AMD avesse implementato più accorgimenti architetturali su BD e PD avremmo avuto degli FX con die size leggermente maggiore, costo leggermente più elevato ma prestazioni migliori a parità di TDP e silicio.

Fermo restando che la dimensione del die non è mai stato un reale motivo di preoccupazione da parte di AMD: il die Piledriver doveva avere 10 core nativi e commercializzato nelle varianti FX a 6-8 e 10 core.

Non hai idea di quanto sia molto più complesso SR rispetto a PD, per ricavare quel "misero" aumento di ipc. (lo stesso vale anche per Skylake rispetto a SB)


1) cosa ti fa pensare che un i7 990x vada il 65% più di un i7 970, per colpa del clock gating, quando ufficialmente il primo è solo un die shrink del secondo.

2) se i vantaggi di clock gating erano preesistenti con Nehalem, il gap doveva ridursi con k10.5, visto che secondo AMD, è riuscita ad aumentare normalizzando frequenza e processo produttivo l'efficienza del 20% rispetto a k10.

C'è qualcosa di evidentemente errato nel tuo ragionamento.

[FazzoMetal]

ma l'esempio è privo di numeri e dati concreti.
Carrizo ha un clock gating evoluto, nonostante ciò il grosso del guadagno è dovuto alle le librerie ad alta densità. AVFS, non sembra far alcuna differenza sopra i 2,5 GHz.

un modulo XV già consuma qualcosa come 2,5W a 1,7 GHz...
le cpu Beema sono a 28nm, e consumano meno di 1 watt a core. Certo se il confronto è con i core M a 14nm è chiaro che perde e di brutto (il solo passaggio ai 22nm ha dimezzato i consumi)


Beh certo paragoniamo le mele con le pere :rolleyes:
voglio farti notare che le librerie HDL moltiplicano i vantaggi dell'AVFS. Il SOI, in teoria risente meno delle variazioni dinamiche del vcore, perchè tra la frequenza di 2 GHz e 4GHz la differenza di Vcore è minima rispetto ai 28nm e figurarsi nei confronti dei 28nm HDL.
Sei un illuso se pensi che una manipolazione del Vcore in tempo reale permetta una riduzione del 30% dei consumi. Stando alle tue parole Tra HDL, AVFS e aumento di IPC, AMD avrebbe dovuto più che raddoppiare l'efficienza rispetto ai già efficienti kaveri (sono pur sempre dei 28nm): altro che Xeon a 18 core....
http://www.heise.de/ct/zcontent/15/07-hocmsmeta/1426715308574351/contentimages/excavator-et_SC.jpg
eppure da slide si evince che i miglioramenti anche su HDL siano minimi, figurarsi su 28nm con librerie ad alte prestazioni, o ancora con il SOI....

Certamente quando AMD ha scelto una architettura da 20 stadi, ha tenuto conto anche dei vantaggi proprio a livello di clock gating che una simile soluzione può dare.



Fermo restando che la dimensione del die non è mai stato un reale motivo di preoccupazione da parte di AMD: il die Piledriver doveva avere 10 core nativi e commercializzato nelle varianti FX a 6-8 e 10 core.

Non hai idea di quanto sia molto più complesso SR rispetto a PD, per ricavare quel "misero" aumento di ipc. (lo stesso vale anche per Skylake rispetto a SB)


1) cosa ti fa pensare che un i7 990x vada il 65% più di un i7 970, per colpa del clock gating, quando ufficialmente il primo è solo un die shrink del secondo.

2) se i vantaggi di clock gating erano preesistenti con Nehalem, il gap doveva ridursi con k10.5, visto che secondo AMD, è riuscita ad aumentare normalizzando frequenza e processo produttivo l'efficienza del 20% rispetto a k10.

C'è qualcosa di evidentemente errato nel tuo ragionamento.

Non essendo dipendente AMD non posso avere informazioni che non sono state rese pubbliche. Detto questo basta leggere un pò di review sulle CPU, sulle APU e sulle VGA AMD per rendersi conto che solo con Carrizo e la serie FURY AMD ha fatto un salto di qualità nell'utilizzo di tecniche per il contenimento dei consumi, nonostante il silicio sia rimasto lo stesso.

Quando parlo di tecniche low-power non parlo solo di clock-gating, dynamic voltage-scaling e librerie ad alta densità. Ho parlato di clock-gating unicamente per fare un esempio indicativo. Ci sono numerose tecniche architetturali (raddoppio del datapath, pipelining, razor-logic, body-biasing ecc.) che permettono di contenere e non penso che AMD le implementi già tutte allo stato dell'arte dal momento che anche solo per avere un'implementazione seria del clock-gating sulle VGA abbiamo dovuto aspettare il 2015, e stiamo parlando di una delle tecniche low-power ormai conosciute da anni e largamente esplorate.

Non sto dicendo che Intel va meglio e migliore l'IPC delle proprie architetture grazie a queste tecniche low-power, sto solo dicendo che se AMD avesse progettato BD, PD e le precedenti APU/VGA con gli stessi accorgimenti usati per le FURY e per Carrizo avremo avuto prodotti con maggiori prestazioni a parità di TDP e silicio (come è accaduto con la FURY contro la R9 290X).
Usare pesantemente una progettazione low-power può essere un punto chiave per ZEN al fine di massimizzare le prestazioni nell'inviluppo di potenza prefissato.

[tuttodigitale]

Non essendo dipendente AMD non posso avere informazioni che non sono state rese pubbliche. Detto questo basta leggere un pò di review sulle CPU, sulle APU e sulle VGA AMD per rendersi conto che solo con Carrizo e la serie FURY AMD ha fatto un salto di qualità nell'utilizzo di tecniche per il contenimento dei consumi, nonostante il silicio sia rimasto lo stesso.


Vorrei sottolineare per l'ennesima volta che i 3 GHz+ sono resi possibili con le HDL proprio in virtù di un fo4 molto basso: queste sono basse frequenza per l'architettura BD c'è poco da fare.


Quando parlo di tecniche low-power non parlo solo di clock-gating, dynamic voltage-scaling e librerie ad alta densità. Ho parlato di clock-gating unicamente per fare un esempio indicativo. Ci sono numerose tecniche architetturali (raddoppio del datapath, pipelining, razor-logic, body-biasing ecc.) che permettono di contenere e non penso che AMD le implementi già tutte allo stato dell'arte dal momento che anche solo per avere un'implementazione seria del clock-gating sulle VGA abbiamo dovuto aspettare il 2015, e stiamo parlando di una delle tecniche low-power ormai conosciute da anni e largamente esplorate.

Tutto è migliorabile per carità. Ma questo non toglie che PD con RCM stravince il confronto con k10.5 vitaminizzato da tecnologie sul risparmio energetico assai più evolute di quelle presenti in k10. Se ci basiamo su questi dati, AMD ha chiuso il gap nel ST con Nehalem, già dalla prima incarnazione di BD.


Non sto dicendo che Intel va meglio e migliore l'IPC delle proprie architetture grazie a queste tecniche low-power, sto solo dicendo che se AMD avesse progettato BD, PD e le precedenti APU/VGA con gli stessi accorgimenti usati per le FURY e per Carrizo avremo avuto prodotti con maggiori prestazioni a parità di TDP e silicio (come è accaduto con la FURY contro la R9 290X).
Con Carrizo, se vedi le slide c'è stato un degrado a livello di consumo a circa 3,2 GHz rispetto a Steamroller. Non è tutto oro quel che luccica. Le HDL hanno i loro pregi e i loro limiti.

il contributo dato dal silicio Intel dai 45nm:
+ 65%, tra aumento di clock e aumento del numero di core (32nm)
-44% a 2,9-3GHz (22nm), per un efficienza superiore del 79%.

Questi sono i meriti del silicio (circa + 250% a 3GHz). Ma attenzione a minimizzare, questo è tutto merito del lavoro ben fatto da Intel, non è certo un regalo venuto dall'alto.

contributo del SOI 32:
1)k10.5 riduzione dei consumi in full load, del 16%.
2) 3,7 GHz (se ci arriva...): 180W vs 105W (ho tolto 5W per la mancanza di l3)

-42% :O rispetto ai 45nm lisci e -54% rispetto al low-k...

Le frequenze normali (4,7 GHz sono i 3,6GHz di k10 e i 3,3 GHz di SB in termini di gate delay) sono diventate frequenze da OC...questo è stato il dramma.

[george_p]

le slide amd non lasciano spazio a molte interpretazioni:
http://1.f.ix.de/scale/geometry/600/q75/imgs/18/1/4/8/4/5/0/1/AMD-Analyst-Aufmacher-16-9-17f252860a648e77.png

io qua capisco che competeranno contro gli i7 mainstream, però dico che saranno cpu a 4 core non di certo 8.

semmai faranno la versione 8 core, allora si che saranno competitive con la fascia Extreme...

Ti riferisci all'altezza rispetto a quelle del 2015, vero?
Beh, speriamo non siano le solite slide del vecchio reparto marketing :O

[AceGranger]

Non è stato certo il clock gating ultra-sofisticato che ha portato Nehalem a migliorare del 65% la propria potenza, ma il passaggio dai 45 ai 32nm (vedi i7 970 -> 990x).



1) cosa ti fa pensare che un i7 990x vada il 65% più di un i7 970, per colpa del clock gating, quando ufficialmente il primo è solo un die shrink del secondo.


ragazzi, non vorrei rovinare i vostri discorsi, ma.... fra il 970 e il 990X non esiste nessun die shrink o cambio di architettura.... il salto di architettura da 45nm a 32nm è proprio quello che ha permesso di avere i 6 core.

sono entrambe CPU Westmere a 32 nm; il 990X è solo uscito dopo.

mi sa che avete confuso le sigle.

[el-mejo]

Non ho detto che la colpa è del clock gating. Ho usato il clock gating come esempio per far capire quanto indietro sia (purtroppo) AMD nell'implementare anche la più basilare delle tecniche di progettazione low-power.
Passando dalla R9 290X alla FURY X AMD ha mantenuto lo stesso TDP, la stessa architettura, lo stesso silicio e le stesse frequenze aumentando però del 45% gli stream processor. Questo "miracolo" è frutto di tanti accorgimenti (memorie HBM, PCB accuratamente progettato ecc.) ma il grosso della differenza la fa il clock gating che, seppur già implementato da tempo nei prodotti AMD, è stato questa volta implementato in maniera molto più capillare (per la prima volta sulla FURY X appunto).
Se AMD avesse implementato più accorgimenti architetturali su BD e PD avremmo avuto degli FX con die size leggermente maggiore, costo leggermente più elevato ma prestazioni migliori a parità di TDP e silicio.

La differenza di performance tra Hawaii e Fiji è esclusivamente data dall'utilizzo di delle memorie HBM e dalla brutale riduzione delle unita fp64, presenti nell'abnome rapporto 1/2 su Hawaii (1/3 del chip!) e ridotte ad 1/16 su Fiji, con conseguente aumento di unita fp32, utili nel gaming e nel calcolo 3d, a parità di superficie.

Unità fp64 che Amd ha visto bene di castrare nell'implementazione consumer di Hawaii, regalando ad Nvidia il mercato semipro alle Titan (che avrebbe schiacciato).

[Piedone1113]

ragazzi, non vorrei rovinare i vostri discorsi, ma.... fra il 970 e il 990X non esiste nessun die shrink o cambio di architettura.... il salto di architettura da 45nm a 32nm è proprio quello che ha permesso di avere i 6 core.

sono entrambe CPU Westmere a 32 nm; il 990X è solo uscito dopo.

mi sa che avete confuso le sigle.

Io ricordo anche la rev d0 che era una rev successiva dove si riducevano i consumi (e 980x e 990x e 970 erano tutti 6 core e rev d0), il quad più alto era il 960 (e la prima sfornata con rev b0 erano quad e i 920, 930, 940, 950 e 960x) che scaldavano davvero tanto.

[Piedone1113]

La differenza di performance tra Hawaii e Fiji è esclusivamente data dall'utilizzo di delle memorie HBM e dalla brutale riduzione delle unita fp64, presenti nell'abnome rapporto 1/2 su Hawaii (1/3 del chip!) e ridotte ad 1/16 su Fiji, con conseguente aumento di unita fp32, utili nel gaming e nel calcolo 3d, a parità di superficie.

Unità fp64 che Amd ha visto bene di castrare nell'implementazione consumer di Hawaii, regalando ad Nvidia il mercato semipro alle Titan (che avrebbe schiacciato).

Di quale titan stai parlando? perché l'ultima nata ha anch'essa le fp64 castrate.

[tuttodigitale]

mi sa che avete confuso le sigle.
hai ragione mi riferivo al 965.
Fatto sta che è stato merito dei 32nm se Intel è riuscita sia ad aumentare il clock, sia di aumentare il numero di core, adottando Westmere, che altri non è il vecchio Nehalem su 32nm.



io qua capisco che competeranno contro gli i7 mainstream, però dico che saranno cpu a 4 core non di certo 8.

semmai faranno la versione 8 core, allora si che saranno competitive con la fascia Extreme...
E' più probabile che ci siano 8 core con HDL che 4 core pompati.
AMD se non supera nettamente l'i7 5930k è messa a dir poco male, addirittura peggio dell'uscita del fx8150.
L'octa-core non è rappresentativo dell'attuale stato tecnologico di Intel,
Se già oggi Intel produce deca-core da 2,9GHz da 135W, appena 100MHz, meno di un i7 5960x e 5W in meno, figuriamoci quello che potrà fare tra un anno, con i 14nm che avranno raggiunto la piena maturità. Anche ipotizzando miglioramenti minimi a 3 GHz per i 14nm, a me sembra chiaro che Intel con ogni probabilità potrà fare una cpu che andrà almeno il 50% in più di un 5960x...

PS e se l'altezza rappresentasse le prestazioni?
Abbiamo da una parte l'apu con un istogramma più alto del 50% (l'apu per AM4 potrebbe essere un'esa o addirittura un octa-core excavator o più semplicemente un apu quad core Zen.), dall'altra abbiamo ZEN che supera del 100% l'attuale top di gamma AMD. In prospettiva questo dovrebbe stare a significare, prestazioni di poco superiori ad un i7 5960x.

D'altra parte sarebbe impossibile rappresentare i prezzi, essendo questi prodotti molto diversi tra loro (le apu kaveri costano più di un fx4000 tanto per fare un esempio), e un FX8800P certamente è l'apu più costosa in assoluto.

[george_p]

si, è lampante come la roadmap più le caratteristiche dove scrivono SMT più quella legata al +40% di IPC più la notizia dei 95watt con DDR4 senza igpu porti a degli FX con Zen a 4 Core (4+4 SMT) che vada più dei 4 moduli e quindi come gli i7 115x (che però hanno la igpu, e ciò comporta essere comunque ancora inferiori in termini di efficienza, ma ci sta tutto)...

poi sarà una conseguenza, se faranno gli 8 core tutto scalerà in MT, ma pensare che Zen uscirà ad 8 core più SMT è che rivaleggerà con gli i7 115x per giunta senza igpu in 95watt è pura follia, ma dove credono di andare, tanto valeva usare Excavator...
-
capisco lo scetticismo @Bivvoz, ma le nostre non sono speranze, ma obblighi che ha amd nello sfornare una cpu così...

Tutto questo lo scrivo da mesi.
Vediamo se la tira Sù Amd. :cool:

[paolo.oliva2]

Vorrei ribadire ancora una volta che il TDP non dipende dal numero di transistor e dipende fortemente dall'architettura. Ci sono alcune tecniche architetturali, come il raddoppio del datapath, che permettono (spannometricamente) di dimezzare i consumi raddoppiando il numero di transistor (a parità di silicio e prestazioni).
Intel è avanti con l'architettura mentre AMD è indietro con l'adozione di tecniche di progettazione low-power (un clock-gating serio, ad esempio, è stato implementato nelle VGA AMD solo a partire dalla FURY X).

Nessuno mette in discussione quello che dici, ma dubito che qualsiasi cosa tu puoi aggiungere, da un 32nm tu possa arrivare aibTDP di miniaturizzazione più spinte, altrimenti sarebbero tutti idioti a spendere miliardi di $ per il passaggio, no?

[paolo.oliva2]

hai ragione mi riferivo al 965.
Fatto sta che è stato merito dei 32nm se Intel è riuscita sia ad aumentare il clock, sia di aumentare il numero di core, adottando Westmere, che altri non è il vecchio Nehalem su 32nm.


E' più probabile che ci siano 8 core con HDL che 4 core pompati.
AMD se non supera nettamente l'i7 5930k è messa a dir poco male, addirittura peggio dell'uscita del fx8150.
L'octa-core non è rappresentativo dell'attuale stato tecnologico di Intel,
Se già oggi Intel produce deca-core da 2,9GHz da 135W, appena 100MHz, meno di un i7 5960x e 5W in meno, figuriamoci quello che potrà fare tra un anno, con i 14nm che avranno raggiunto la piena maturità. Anche ipotizzando miglioramenti minimi a 3 GHz per i 14nm, a me sembra chiaro che Intel con ogni probabilità potrà fare una cpu che andrà almeno il 50% in più di un 5960x...

PS e se l'altezza rappresentasse le prestazioni?
Abbiamo da una parte l'apu con un istogramma più alto del 50% (l'apu per AM4 potrebbe essere un'esa o addirittura un octa-core excavator o più semplicemente un apu quad core Zen.), dall'altra abbiamo ZEN che supera del 100% l'attuale top di gamma AMD. In prospettiva questo dovrebbe stare a significare, prestazioni di poco superiori ad un i7 5960x.

D'altra parte sarebbe impossibile rappresentare i prezzi, essendo questi prodotti molto diversi tra loro (le apu kaveri costano più di un fx4000 tanto per fare un esempio), e un FX8800P certamente è l'apu più costosa in assoluto.

Il succo del discorso, secondo me, è capire su quale base AMD realizza Zen.
A prescindere che Zen ha condivisioni molto più con BD di quanto ne potrà avere con SMT Intel, secondo me il punto cruciale è il minor TDP possibile a parità di potenza. Rivedrà l'FO4 di Zen, ma credo che non possa rinunciare al CMT.

[tuttodigitale]

Il succo del discorso, secondo me, è capire su quale base AMD realizza Zen.

L'aumento dell'ipc ZEN+ si preannuncia già straordinariamente elevato, segno evidente che le cose buone le lasceranno per dopo (se ci saranno soluzioni esotiche come CMT+SMT2 o SMT4 le vedremo solo con la seconda revisione di Zen o con k12), ma già sanno dove intervenire. Visto che non sembrano esserci ulteriori passaggi di nodo imminenti, post Zen, ho la quasi certezza che AMD voglia introdurre sul mercato un prodotto fresco il prima possibile, giusto per togliersi dall'imbarazzo di offrire circa un terzo dell'efficienza (e potenza nel caso degli Xeon) del concorrente, cercando di evitare ulteriore ritardo.

Volare alto con la fantasia è pensare che AMD possa competere con un 10 o addirittura una cpu con 12 skylake.
Raddoppiare le prestazioni nel MT con il doppio dei thread, con il doppio die shrink, considerando anche il punto di partenza, mi sembra proprio il minimo.
Le notizie che vengono indirettamente dal mondo mobile, riferiscono un processo produttivo che rende spannometricamente il 40-50% meno dei 16nm FF+ di TSMC. La forbice, sulla carta, è destinata ad ampliarsi ulteriormente con il silicio ad alte prestazioni, che semplicemente GF non ha previsto. :eek: Quello di GF sembra l'ennesimo processo produttivo fatto con i piedi.


A prescindere che Zen ha condivisioni molto più con BD di quanto ne potrà avere con SMT Intel, secondo me il punto cruciale è il minor TDP possibile a parità di potenza.
Ma guarda un architettura va molto più della condivisione del SMT..
Penryn e Nehalem sono molto più simili di quanto non siano Nortwood, prescott e Nehalem.

ma credo che non possa rinunciare al CMT.
Credo che possa rinunciare al CMT per il SMT, ma ancora una volta voglio sottolineare che non è scontato che Zen guadagni mediamente il 30% con il secondo thread. Il back-end, offre 4 pipe alu e 4 pipe FPu, indipendenti. Nelle architetture Intel, non si possono eseguire più di 4 operazioni, nonostante sulla carta sia presenti comunque una quantità di risorse del tutto simili a Zen.
Magari con la singola applicazione i vantaggi saranno marginali, ma nel multitasking avere il doppio delle unità esecutive utilizzabili, potrà decisamente fare la differenza (notare come anche BD offra un vantaggio simile nei confronti di SB, forse è questo il motivo per cui è più reattivo).

Sono quasi certo che le prestazioni FPu del singolo core saranno superiori a quelle di un modulo (2 core) PD

Rivedrà l'FO4 di Zen
il FO4 basso può essere una mossa decisiva per far girare a frequenze sostenute su un processo produttivo low-power, come quello che metterà a disposizione GF.
PS FO4 e numero di stadi per quanto siano correlati, sono due concetti separati.

[AceGranger]

Io ricordo anche la rev d0 che era una rev successiva dove si riducevano i consumi (e 980x e 990x e 970 erano tutti 6 core e rev d0), il quad più alto era il 960 (e la prima sfornata con rev b0 erano quad e i 920, 930, 940, 950 e 960x) che scaldavano davvero tanto.

:nonsifa: ricordi male:

il 920, 940, 965EE Nehalem 45nm anno 2008
il 930, 950, 960 e 975EE Nehalem 45nm anno 2009

il 970, 980, 980X, e 990X Westmere 32nm 2010-2011

per quanto riguarda il passaggio di step è avvenuto solo per le prime CPU Nehalem lanciate ad Aprile 2008 ovvero il 920 e il 940 e il 965EE, e si è passati dallo step C0 e DO ( lo ricordo bene perchè aspettai proprio lo step D0 per prendere il 920 ).

il 930, 950, 960 e 975EE sono usciti un anno dopo ad Aprile 2009 direttamente con lo step D0.


hai ragione mi riferivo al 965.
Fatto sta che è stato merito dei 32nm se Intel è riuscita sia ad aumentare il clock, sia di aumentare il numero di core, adottando Westmere, che altri non è il vecchio Nehalem su 32nm.



si, è stato tutto merito del 32nm, ed è anche il motivo per il quale poi il 2600K fece il "botto", visto che i vecchi 4 core avevano saltato uno step produttivo non ricevendo il die-shrink a Westmere con il quale non arrivo nessun 4 core nei desktop di fascia alta.

[Amorph]

il 980x, 990x, e 970 sono Westmere 32nm


probabimente mi sbaglio o faccio confusione, ma questi non si chiamavano Gulftown?

[AceGranger]

probabimente mi sbaglio o faccio confusione, ma questi non si chiamavano Gulftown?

Westmere è il nome in codice dell'architettura in generale, come dire Sandy Bridge o Skylake.

Gulftown è il nome in codice di una delle declinazioni dell'architettura Westmere che identificava le CPU per il socket 1366.

le altre declinazioni furono:

Clarkdale per le CPU desktop ( solo Dual core )
Arrandale per le CPU mobile


ora hanno semplificato tutto togliendo i nomi e lasciando sempre l'architettura seguita dalle lettere:

Sandy Bridge = Desktop
Sandy Bridge-M = Mobile
Sandy Bridge-E = Prosumer
Sandy Bridge-EP = Server
Sandy Bridge-EX = Server Mission Critical

qui se vuoi c'è una bella tabella riassuntiva che uso per ricordarmi i nomi del passato che sono troppi e tutti simili !

https://en.wikipedia.org/wiki/List_of_Intel_CPU_microarchitectures

[Amorph]

Westmere è il nome in codice dell'architettura

Gulftown è il nome in codice di una delle declinazioni dell'architettura Westmere che identifica le CPU per il socket 1366.

le altre declinazioni furono:

Clarkdale per le CPU desktop ( solo Dual core )
Arrandale per le CPU mobile

a ecco, adesso ho capito tutto:)

[el-mejo]

Di quale titan stai parlando? perché l'ultima nata ha anch'essa le fp64 castrate.

Chiaramente le "vecchie" gtx titan e gtx titan black basate su gk 110.

Infatti l'ultima titan x se la sono filata in pochi.

[paolo.oliva2]

L'aumento dell'ipc ZEN+ si preannuncia già straordinariamente elevato, segno evidente che le cose buone le lasceranno per dopo (se ci saranno soluzioni esotiche come CMT+SMT2 o SMT4 le vedremo solo con la seconda revisione di Zen o con k12), ma già sanno dove intervenire. Visto che non sembrano esserci ulteriori passaggi di nodo imminenti, post Zen, ho la quasi certezza che AMD voglia introdurre sul mercato un prodotto fresco il prima possibile, giusto per togliersi dall'imbarazzo di offrire circa un terzo dell'efficienza (e potenza nel caso degli Xeon) del concorrente, cercando di evitare ulteriore ritardo.

Volare alto con la fantasia è pensare che AMD possa competere con un 10 o addirittura una cpu con 12 skylake.
Raddoppiare le prestazioni nel MT con il doppio dei thread, con il doppio die shrink, considerando anche il punto di partenza, mi sembra proprio il minimo.
Le notizie che vengono indirettamente dal mondo mobile, riferiscono un processo produttivo che rende spannometricamente il 40-50% meno dei 16nm FF+ di TSMC. La forbice, sulla carta, è destinata ad ampliarsi ulteriormente con il silicio ad alte prestazioni, che semplicemente GF non ha previsto. :eek: Quello di GF sembra l'ennesimo processo produttivo fatto con i piedi.


Ma guarda un architettura va molto più della condivisione del SMT..
Penryn e Nehalem sono molto più simili di quanto non siano Nortwood, prescott e Nehalem.


Credo che possa rinunciare al CMT per il SMT, ma ancora una volta voglio sottolineare che non è scontato che Zen guadagni mediamente il 30% con il secondo thread. Il back-end, offre 4 pipe alu e 4 pipe FPu, indipendenti. Nelle architetture Intel, non si possono eseguire più di 4 operazioni, nonostante sulla carta sia presenti comunque una quantità di risorse del tutto simili a Zen.
Magari con la singola applicazione i vantaggi saranno marginali, ma nel multitasking avere il doppio delle unità esecutive utilizzabili, potrà decisamente fare la differenza (notare come anche BD offra un vantaggio simile nei confronti di SB, forse è questo il motivo per cui è più reattivo).

Sono quasi certo che le prestazioni FPu del singolo core saranno superiori a quelle di un modulo (2 core) PD


il FO4 basso può essere una mossa decisiva per far girare a frequenze sostenute su un processo produttivo low-power, come quello che metterà a disposizione GF.
PS FO4 e numero di stadi per quanto siano correlati, sono due concetti separati.

Che Intel non sviluppi più di tanto l'architettura o, meglio, non cerchi il massimo del massimo, è dato dalla mancanza di concorrenti.
Cioè... per precisare meglio, è avanti nella miniaturizzazione, è avanti nella gestione frequenza/TDP, commercializza affinamenti silicio a seconda del modello procio, mi sembra normale, visto che il mercato recepisce, massimizzare i profitti.

Quello che invece mi sembra difficile è che AMD per essere competitiva necessiterebbe di un PP silicio alla pari o al limite di poco inferiore, e qui mi sembra che ad andare bene almeno un -30% ci sia tutto. Per la gestione delle isole e delle frequenze massime mi sembra che con Carrizo abbia fatto enormi passi avanti, ma spero vivamente che applichi una gestione frequenza/TDP alla Intel e non predittivo con controllo tempo come su BD, perché sarebbe da idioti avere un bis 8350 che viaggia a 4GHz su 8 core e si ferma a 4,2GHz in turbo foss'anche su un core. Spendere soldi per avere un 40% in più di IPC e poi perdere un 20% di clock non mi sembra una soluzione ottima.

Poi viene il discorso architettura. Allora, quello che voglio dire è che ipotizzare che AMD possa raggiungere Intel è ipotizzabile unicamente se gli sviluppi di Intel degli ultimi anni siano al rallentatore. Da Zen a Zen+ AMD riferisce di un +8%, che sarebbe di più di quello che mediamente ha incrementato Intel. Insomma, se Intel poteva essere al +50% rispetto a quello che è ora, ci sarebbe la possibilità che Zen possa architetturalmente più potente di Intel, ma comunque l'incubo silicio è altissimo.
Però, se ad un PP scadente silicio AMD implementasse tutte le features implementate sul 28nm e Carrizo, a patto che abbiano un range di frequenza fino a 4GHz almeno, magari con altro ancora, la cosa sarebbe fattibile.
Poi non possiamo dimenticare che Intel volutamente tratta la fascia 4+4 desktop come se fosse mobile, nel senso che bloccando il TDP ad un valore inferiore, si perde un 30% buono di potenza concessa in più dalla miniaturizzazione. Se impostasse 125W come prima fascia, potrebbe da subito offrire almeno X6, ma dovrebbe allargate a X10 la fascia alta desktop, altrimenti si farebbe concorrenza da sola

Però a me sembra che per noi le cose saranno rosee, perché secondo me male che vada avremmo almeno un + 50% di potenza MT in più allo stesso prezzo di oggi.

[tuttodigitale]

Quello che invece mi sembra difficile è che AMD per essere competitiva necessiterebbe di un PP silicio alla pari o al limite di poco inferiore, e qui mi sembra che ad andare bene almeno un -30% ci sia tutto.
Per essere competitiva con un architettura concorrente buona devi avere un buon processo produttivo in confronto a quello Intel che è allo stato attuale lo stato dell'arte dei 14-16nm FINFET e presentare un'architettura ottima, superiore a quella Intel. Io la vedo molto molto difficile.

Sono parzialmente ottimista:
1) penso che i 14 nm GF saranno inferiori ai 22nm Intel
2) allo stesso tempo migliori dei 32nm bulk Intel (almeno questo!)

Minimo minimo, mi aspetto una riduzione dei consumi del 33%, ma che possa arrivare fino al 70% (oltre è un vero miracolo viste le premesse), sempre a 4GHz (a patto di mantenere il FO4 di BD) rispetto ad un equivalente soluzione su 32nm SOI.
In mezzo a questi due estremi, c'è giusto quel 50% (sempre un 20-30% peggio dei 22nm Bulk)...se AMD non migliora del 100% c'è qualcosa che non va sul silicio, e anche piuttosto grave, e comunque la concorrenza andrebbe comunque molto di più, anche con le soluzioni attuali, figurarsi quando adotterà un 14nm HP nel pieno della sua maturità...


Poi viene il discorso architettura. Allora, quello che voglio dire è che ipotizzare che AMD possa raggiungere Intel è ipotizzabile unicamente se gli sviluppi di Intel degli ultimi anni siano al rallentatore.
Anche solo raggiunge il 12 core skylate da 3GHz con Zen+ non sarebbe ottimo ma di più. L'obiettivo di ZEN e dei 14-16nm di ridurre o annullare il gap venutasi a creare con le soluzioni concorrenti, che vanno, nella loro massima espressione quasi 3 volte di più.

secondo me, una architettura che possa portare enormi margini di guadagno da parte di Intel la vedremo con i 10nm (azzardo che non avremmo neppure un die shrink di Skylake).

Spendere soldi per avere un 40% in più di IPC e poi perdere un 20% di clock non mi sembra una soluzione ottima.

Hai comunque un guadagno del 15%, che è molto importante, che può significare anche avere un TDP di 125W anzichè 95W.


Però, se ad un PP scadente silicio AMD implementasse tutte le features implementate sul 28nm e Carrizo, a patto che abbiano un range di frequenza fino a 4GHz almeno, magari con altro ancora, la cosa sarebbe fattibile.
se i 4 GHz saranno raggiunti con le HDL, non sarebbe male. Ricordiamoci anche delle APU a 32 core..A livello di efficienza si preannuncia uno bello scontro a vertice, processo produttivo permettendo (32 core a 1GHz non rendono poi coìs' tanto).

[Grizlod®]

Credo abbiano aggiornato la pagina e sembra che i 14nm LPP di GloFo, abbiano una variante 'Enhanced version' adatta anche a Computer...

http://www.globalfoundries.com/technology-solutions/leading-edge-technology/14-lpe-lpp

[tuttodigitale]

Giusto per mettere in risalto le qualità dei 22nm Intel.
http://www.extremetech.com/wp-content/uploads/2012/12/Tri-Gate1.png
Questo grafico è riferito alle celle SRAM... c'è poco da commentare, anche se riferito a processi lp.

[davo30]

Credo abbiano aggiornato la pagina e sembra che i 14nm LPP di GloFo, abbiano una variante 'Enhanced version' adatta anche a Computer...

http://www.globalfoundries.com/technology-solutions/leading-edge-technology/14-lpe-lpp
Se parli dell'lpp è sempre esistito, si tratta semplicemente dell'affinamento della versione lpe (early). L'lpp dovrebbe essere il processo con cui hanno prodotti i soc del nuovo ifonzie

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[tuttodigitale]

Se parli dell'lpp è sempre esistito, si tratta semplicemente dell'affinamento della versione lpe (early). L'lpp dovrebbe essere il processo con cui hanno prodotti i soc del nuovo ifonzie

è la prima volta che sento questo.
Il tape out dei 14nm LPP è stato annunciato pochissime settimane fa
Il SoC di Apple è fatto con la variante LPe, con rese che si vociferano essere piuttosto basse. Questa sarebbe la ragione per cui il SoC viene prodotto anche da TSMC.

http://www.kitguru.net/components/anton-shilov/globalfoundries-14nm-yields-are-exceeding-our-plans/

Se parli dell'lpp è sempre esistito, si tratta semplicemente dell'affinamento della versione lpe (early). L'lpp dovrebbe essere il processo con cui hanno prodotti i soc del nuovo ifonzie

è la prima volta che sento questo.
Il tape out dei 14nm LPP è stato annunciato pochissime settimane fa
Il SoC di Apple è fatto con la variante LPe, con rese che si vociferano essere piuttosto basse. Questa sarebbe la ragione per cui il SoC viene prodotto anche da TSMC.

http://www.kitguru.net/components/anton-shilov/globalfoundries-14nm-yields-are-exceeding-our-plans/

EDIT

dalle slide di intel i suoi 14 nm dovevano essere a dir poco favolosi:
fino a -40% gate delay, a parità di consumo per singola commutazione
un risparmio per singolo commutazione che va dal 20 al 57%, a seconda dalla frequenza considerata, non esplicitata nel grafico...I vantaggi sarebbero maggiori con la riduzione del gate delay (clock maggiori)
-ciliegina sulla torta, una densità di transistor di gran luga maggiore dei processi GF e TSMC

http://electroiq.com/wp-content/uploads/2013/11/Fig-1.png

[davo30]

è la prima volta che sento questo.
Il tape out dei 14nm LPP è stato annunciato pochissime settimane fa
Il SoC di Apple è fatto con la variante LPe, con rese che si vociferano essere piuttosto basse. Questa sarebbe la ragione per cui il SoC viene prodotto anche da TSMC.

http://www.kitguru.net/components/anton-shilov/globalfoundries-14nm-yields-are-exceeding-our-plans/


è la prima volta che sento questo.
Il tape out dei 14nm LPP è stato annunciato pochissime settimane fa
Il SoC di Apple è fatto con la variante LPe, con rese che si vociferano essere piuttosto basse. Questa sarebbe la ragione per cui il SoC viene prodotto anche da TSMC.

http://www.kitguru.net/components/anton-shilov/globalfoundries-14nm-yields-are-exceeding-our-plans/
Se scartabelli su altri siti trovi anche notizie del 2014 che ne parlano gia dei LPP

EDIT

dalle slide di intel i suoi 14 nm dovevano essere a dir poco favolosi:
fino a -40% gate delay, a parità di consumo per singola commutazione
un risparmio per singolo commutazione che va dal 20 al 57%, a seconda dalla frequenza considerata, non esplicitata nel grafico...I vantaggi sarebbero maggiori con la riduzione del gate delay (clock maggiori)
-ciliegina sulla torta, una densità di transistor di gran luga maggiore dei processi GF e TSMC

http://electroiq.com/wp-content/uploads/2013/11/Fig-1.png

Mi sembrava di aver letto fossero sull'LPP e non sull'LPE. Poco male, comunque è gia da un po che se ne parla dell'LPP
http://www.hwupgrade.it/forum/showpost.php?p=42652504&postcount=172

[paolo.oliva2]

Secondo me stiamo interpretando male Zen, sulle aspettative. Io sarei del parere che abbia meno forza bruta ma nel contempo più MT

Parto da questo concetto, problema silicio AMD. Ora, se Zen è il successore di Excavator, e Excavator con Carrizo pompa, Zen ha aumentato si l'IPC, ma per offrire potenza anche su un silicio che non offra frequenze eccelse. Nel contempo, l'introduzionedell'SMT e magari più potenza delle parti logiche, permetterebbe un raddoppio almeno dei TH elaborati a core/modulo.
Facendo un esempio, un Excavator a 4GHz produrrebbe 100,ad un Zen con il +40% di IPC basterebbero poco.più di 2,8GHz per pareggiare, e GF dichiara 3GHz almeno, Zen dovrebbe offrire una forza bruta maggiore. Se poi saranno 4GHz come massimo dichiarato da GF, tanto meglio.
A sto punto se Zen avesse un SMT >2, permettendo al modulo >8 TH, la frequenza avrebbe un valore diverso, cioè (mele e pere) se io a 4GHz faccio girare 8 TH contemporaneamente e a 3GHz 11, virtualmente non ci sarebbero differenze.

---
Esempio. Cinebench vede x TH. Se un 5960x ne utilizza 16 a 3GHz e un Zen ne utilizzasse 32 (a caso) in cui ogni TH avesse un IPC x frequenza la metà di un 5960x, comunque otterrebbe la stessa potenza elaborativa.
Numero dei TH * IPC * frequenza * tempo elaborazione TH.
---

Visto il numero di transistor del Bulk 28nm e il TDP raggiunto con tutte le features, Zen avrebbe comunque un vantaggio di TDP su EX a patto che l'aumento dei transistor sia vantaggioso rispetto al numero di TH elaborati. Nel senso, se un modulonZen permettesse 8TH almeno, potrebbe anche essere 4 volte un modulo Ex.Se poi fosse pure più di 8, meglio ancora.

Sulla base di questo, se ipotizziamo che Zen debba essere comunque frutto di una ricerca di maggiore potenza con il minor TDP, dovrebbe concedere comunque un MT superiore ad un Ex Carrizo 28nm (ipotizzando x moduli Ex ad un certo TDP ed ad equivalente TDP x moduli Zen con pure il passaggio dal 28nm Bulk al 14nm. Per quanto riguarda la forza bruta, per me è troppo dipendente dal silicio, ma 3GHz base su cui applicate il turbo, male che vada 3,5GHz, sarebbe comunque un Ex @4,9GHz e quasi 6GHz di un Pile.

[tuttodigitale]

Visto il numero di transistor del Bulk 28nm e il TDP raggiunto con tutte le features, Zen avrebbe comunque un vantaggio di TDP su EX a patto che l'aumento dei transistor sia vantaggioso rispetto al numero di TH elaborati. Nel senso, se un modulonZen permettesse 8TH almeno, potrebbe anche essere 4 volte un modulo Ex.Se poi fosse pure più di 8, meglio ancora.
Con clock normalizzato, perdere le prestazioni per transistor è la norma. Ci sono persino studi che si sono chiesti perchè non utilizzare vecchie architetture, che sono sulla carta efficientissime rispetto a quelle odierne.

Ogni processo produttivo ha un rendimento differente, anche in base alle librerie usate. Quello che voglio dire è che per un certo tipo di processo per aumentare le prestazioni nel ST è di gran lunga più vantaggioso aumentare il numero di transistor che non ridurre il gate delay attraverso un aumento della tensione.

Giusto un piccolo esempio terra terra.
In XV il consumo da 2,7 a 3 GHz aumenta del 85%. Questo significa che se utilizzo 85% di transistor in più per aumentare del 20 % delle prestazioni ho un guadagno di efficienza di circa il 10%. Ovviamente questo in teoria, in pratica conta anche come vengono impiegati i transistor.

NB. Se per caso i transistor in più peggiorano il FO4 del 10% siamo punto a capo.

[el-mejo]

Con clock normalizzato, perdere le prestazioni per transistor è la norma. Ci sono persino studi che si sono chiesti perchè non utilizzare vecchie architetture, che sono sulla carta efficientissime rispetto a quelle odierne.

Ogni processo produttivo ha un rendimento differente, anche in base alle librerie usate. Quello che voglio dire è che per un certo tipo di processo per aumentare le prestazioni nel ST è di gran lunga più vantaggioso aumentare il numero di transistor che non ridurre il gate delay attraverso un aumento della tensione.

Giusto un piccolo esempio terra terra.
In XV il consumo da 2,7 a 3 GHz aumenta del 85%. Questo significa che se utilizzo 85% di transistor in più per aumentare del 20 % delle prestazioni ho un guadagno di efficienza di circa il 10%. Ovviamente questo in teoria, in pratica conta anche come vengono impiegati i transistor.

NB. Se per caso i transistor in più peggiorano il FO4 del 10% siamo punto a capo.

Interessante quel studio, hai per caso un link? :)

Riguardo a XV, come è possibile che un mero aumento di 300mhz richieda quasi un raddoppio dei consumi? (o dei transistor, non ho capito bene)

[paolo.oliva2]

Con clock normalizzato, perdere le prestazioni per transistor è la norma. Ci sono persino studi che si sono chiesti perchè non utilizzare vecchie architetture, che sono sulla carta efficientissime rispetto a quelle odierne.

Ogni processo produttivo ha un rendimento differente, anche in base alle librerie usate. Quello che voglio dire è che per un certo tipo di processo per aumentare le prestazioni nel ST è di gran lunga più vantaggioso aumentare il numero di transistor che non ridurre il gate delay attraverso un aumento della tensione.

Giusto un piccolo esempio terra terra.
In XV il consumo da 2,7 a 3 GHz aumenta del 85%. Questo significa che se utilizzo 85% di transistor in più per aumentare del 20 % delle prestazioni ho un guadagno di efficienza di circa il 10%. Ovviamente questo in teoria, in pratica conta anche come vengono impiegati i transistor.

NB. Se per caso i transistor in più peggiorano il FO4 del 10% siamo punto a capo.
Ma infatti quello che intendevo io è che fra features per abbassare il TDP (e quindi il numero di transistor) e qualsivoglia, il target della potenza MT è raggiungibilissimo almeno per portare Zen vs socket 2011, a che livello si vedrà, mentre invece in campo ST è troppo silicio a dipendente, perché ammesso e concesso IPC simili, è chiaro che la stessa potenza bruta sarebbe raggiunta esclusivamente se il silicio permette la stessa frequenza di Intel.

Comunque non capisco una cosa, ma forse è una condizione imposta da accordi commerciali AMD-Zen.
Se un Zen X8 fosse simile ad un 5960X, la ragione vorrebbe che AMD produca un Zen X4 nativo per avere il massimo rendimento di die dal wafer e competere con il listino Intel fino ai 4+4. Ora, non avrebbe senso un Excavator 2 se non per il fatto che GF lo imponga come produzione per lo sviluppo del 14nm.
Cioè... Se Zen comunque si produrrebbe entro il 2016 (e come postato dal Capitano ci sono utility CPU che già hanno diffuso upgrade preliminari per supporto Zen, cosa possibile unicamente su esistenza di Zen prodotto), e se ci fossero già dei samples la commercializzazione potrebbe arrivate nella prima metà del 2016, che senso ha un Excavator 2 a 28nm quando un Zen su 14nm dovrebbe surclassarlo su performance/TDP?

Ora... Se Zen parte come X8 come base, per me vorrebbe dire che AMD intende offrire più potenza MT per fronteggiare gli X4+4 Intel, e relegare BD nella fascia mobile, (anche se il socket AM4 sembra idoneo sia a Zen che APU BD), invece se Zen fosse superiore in SMT >2, basterebbe un Zen X4 nativo per competere con gli X4+4 Intel.

Insomma, la logica socket AM4 è chiara, unico socket, compatibile con APU e solo X86, e proci sia designati per uso esclusivo desktop che come riciclo Opteron su socket AM4, con ovvia predisposizione a super-carico ed MT.

[tuttodigitale]

Interessante quel studio, hai per caso un link? :)

cerco di trovarlo, ma l'impresa è titanica.


Riguardo a XV, come è possibile che un mero aumento di 300mhz richieda quasi un raddoppio dei consumi? (o dei transistor, non ho capito bene)
Con le HDL frequenze superiori a 2,7GHz sono una specie di overclock, la curva di un grafico Frequenza(watt) tende ad appiattirsi decisamente prima dei 28 nm BULK, e prima ancora dei 32nm. Di buono che sotto a questo limite i vantaggi delle HDL diventano via via sempre più grandi, quasi ai livelli di un die shrink.

@Paolo
le prestazioni nel MT li raggiungi con un processo LP aumentando il numero di core. Ho capito il concetto?

Se un Zen X8 fosse simile ad un 5960X, la ragione vorrebbe che AMD produca un Zen X4 nativo per avere il massimo rendimento di die dal wafer e competere con il listino Intel fino ai 4+4.
skylake, lato cpu è piccolino (va anche considerato che i 14nm Intel permettono di stipare il 20-25% di transistor in più dei 14nm Samsung). Intel "spreca" il 30-35% del die per la gpu.

[maximagno]

O.T. domanda per gli esperti! Il nuovo Apple A9 su geekbench single core fa 2500 punti, 300 punti in più del mio FX 6300 a 4.7ghz. La mia domanda è: com'è possibile? Cioè è una cpu di pochi millimetri quadrati contro uno "enorme", qualche w, o meno, contro 95w. Meno della metà della frequenza. I test sono confrontabili o essendo uno x86 e l'altro ARM non possono essere comparati? Veramente single core l'A9 sarebbe più performante dell'fx?

Inviato dal mio LG-D620 utilizzando Tapatalk

[Grizlod®]

IMO è proprio questione di microarchitettura...da questa classifica di BOINC projects, già si puo carpirne l'efficienza:

http://boincstats.com/en/stats/-1/host/breakdown/cpu//0/100/

non per nulla pure Intel non riesce ad inserirsi nel mercato smartphones.

[tuttodigitale]

LL'Apple A9 è molto più complesso di XV in termini di transistor.
Pensate che le dimensioni di un modulo XV sono praticamente coincidenti con quelle di un dual core A7, entrambi costruiti sui 28nm.
I salti in avanti ENORMI fatti a livelli di IPC, prima con A8, poi con A9 certamente hanno comportato un ulteriore aumento di transistor.
Il piccolo, per quanto assurdo possa sembrare è XV, a maggior ragione PD..

Questo fa solo ben sperare in Zen e K12: xv ha la necessità di una cura con steroidi per diventare robusto come il suo coach

PS un solo test non è esaustivo.

[tuttodigitale]

non per nulla pure Intel non riesce ad inserirsi nel mercato smartphones.
i motivi sono altri, non certo legati all'efficienza e potenza della cpu.

[shellx]

O.T. domanda per gli esperti! Il nuovo Apple A9 su geekbench single core fa 2500 punti, 300 punti in più del mio FX 6300 a 4.7ghz. La mia domanda è: com'è possibile? Cioè è una cpu di pochi millimetri quadrati contro uno "enorme", qualche w, o meno, contro 95w. Meno della metà della frequenza. I test sono confrontabili o essendo uno x86 e l'altro ARM non possono essere comparati? Veramente single core l'A9 sarebbe più performante dell'fx?

Inviato dal mio LG-D620 utilizzando Tapatalk

ARM vs X86: sono due filosofie progettuali di architetture diverse di cpu, ergo in scala non comparabili dal punto di vista prestazionale per via appunto della loro natura diversa. Entrando in dettaglio: un determinato dual core x86 potrebbe totalmente devastare un quad core arm dal punto di vista prestazionale. Anche ragionando in termini di single core, per fare 1 ghz x86 c'è ne vogliono altrettanti ghz arm...
Quindi lascia perdere sti bench senza senso. X86 è un architettura diversa e superiore dal punto di vista di potenza bruta rispetto arm. Tuttavia arm si predispone su x86 in maniera più efficiente (per via del fatto che i parchi consumi sono ridotti al minimo) su particolari dispositivi, rimanendo la soluzione di punta per i dispositivi mobile odierni (dove x86 fallisce (a parte gli ultimi atom di intel che non si comportano cosi male)). Ultimamente arm ha trovato strada anche nelle soluzioni server (datacenter ovviamente), risultando più efficiente delle soluzioni x86 (sempre per l'analogo motivo). Centinaia di piccoli core's tutti in parallelo ad alta densità e che consumano poco è la soluzione migliore per tipologie di utilizzo big data e keep_access.

[macellatore]

AMD ha annunciato di aver iniziato una joint venture con Nantong Fujitsu Microelectronics (NFME) grazie alla quale spostato le proprie attività di assembly, test, mark e pack dei prodotti all'esterno dell'azienda.

http://www.hwupgrade.it/news/cpu/confluiscono-in-una-joint-venture-le-fabbriche-amd-per-test-e-assemblaggio-dei-chip_59206.html

[Amorph]

AMD ha annunciato di aver iniziato una joint venture con Nantong Fujitsu Microelectronics (NFME) grazie alla quale spostato le proprie attività di assembly, test, mark e pack dei prodotti all'esterno dell'azienda.

http://www.hwupgrade.it/news/cpu/confluiscono-in-una-joint-venture-le-fabbriche-amd-per-test-e-assemblaggio-dei-chip_59206.html

che vantaggi porterà una mossa del genere?

[macellatore]

che vantaggi porterà una mossa del genere?

Immagino che si stiano liberando delle componenti
che non interessano al futuro acquirente.

[shellx]

che vantaggi porterà una mossa del genere?

Nessun vantaggio/svantaggio per il cliente finale. Semplicemente come anni fa amd decise di affidare la produzione del silicio a GF, adesso decide di affidare l'assemblaggio dei prodotti sviluppati e progettati da amd a NFME. In parole povere amd non costruisce (assembla) più il prodotto finale, si limita a progettarlo e svilupparlo virtualmente, poi manda tutto a nfme per far passar eil progetto fatto da amd in prodotto fisico finito. Fine della storia. Praticamente si sono liberati di un ulteriore ruolo (in precedenza il silicio), adesso amd è un azienda di progettazione chip (non costruisce più), almeno nel breve periodo fin quando la joint venture dura, dopodiche, o rinnova la jv con nfme (o altre aziende) o viene acquisita direttamenteme. Dubito che ritornerà a costruire chip, come non è più tornata nei tempi odierni a fare il silicio.

Aspetto positivo: meno spese e un finanziamento sufficiente da parte di nfme per attenuare le perdite operative del 2015, in modo da poter far venire al mondo la prossima generazione architetturale (zen) senza chiudere baracca prima, e con un pò di ossigeno extra dentro la bombola;

Aspetto negativo: è in grossa crisi altrimenti come per il silicio non si fosse mai liberata di un ruolo, tanto è vero che se con Zen non ritorna a fare utile operativo, a questo giro credo che Zen sarà l'ultima architettura di amd per soluzioni client pc che vedremo. Dopodichè avverrà direttamente l'acquisizione aziendale.

Ma io come ben sapete sono ottimista, in quanto e da decenni che vedo amd fare questi giochetti per riprendere quote sufficienti per andare avanti nello sviluppo, e ci è sempre riuscita (nonostante le voci da bar che fallisce e che viene acquisita fatte da diversi utenti). Tuttavia amd oggi è ancora qui. E potrà essere fra noi anche nel remoto futuro. Speriamo solo che nel remoto futuro sarà fra noi nella veste che la conosciamo, e no come produttrice di chip only embedded. In caso contrario per me è come se ha fallito, visto che dovrò scegliere per forza Intel. Ma dubito che tutto questo accadrà, a dispetto di altri utenti che pensano il contrario. Ormai sono scenari che ho troppe volte rivisto nel corso dell'ultimo decennio e alla fine amd ha sempre saputo rialzarsi usando n.mila metodi per farlo, e ne troverà altri n.mila per evitare che l'ecosistema x86 diventi una esclusività della concorrenza.

Ergo: abbiate fede, è dura a morire AMD ;)

[Amorph]

Nessun vantaggio/svantaggio per il cliente finale. Semplicemente come anni fa amd decise di affidare la produzione del silicio a GF, adesso decide di affidare l'assemblaggio dei prodotti sviluppati e progettati da amd a NFME. In parole povere amd non costruisce (assembla) più il prodotto finale, si limita a progettarlo e svilupparlo virtualmente, poi manda tutto a nfme per far passar eil progetto fatto da amd in prodotto fisico finito. Fine della storia. Praticamente si sono liberati di un ulteriore ruolo (in precedenza il silicio), adesso amd è un azienda di progettazione chip (non costruisce più), almeno nel breve periodo fin quando la joint venture dura, dopodiche, o rinnova la jv con nfme (o altre aziende) o viene acquisita direttamenteme. Dubito che ritornerà a costruire chip, come non è più tornata nei tempi odierni a fare il silicio.

Aspetto positivo: meno spese e un finanziamento sufficiente da parte di nfme per attenuare le perdite operative del 2015, in modo da poter far venire al mondo la prossima generazione architetturale (zen) senza chiudere baracca prima, e con un pò di ossigeno extra dentro la bombola;

Aspetto negativo: è in grossa crisi altrimenti come per il silicio non si fosse mai liberata di un ruolo, tanto è vero che se con Zen non ritorna a fare utile operativo, a questo giro credo che Zen sarà l'ultima architettura di amd per soluzioni client pc che vedremo. Dopodichè avverrà direttamente l'acquisizione aziendale.

Ma io come ben sapete sono ottimista, in quanto e da decenni che vedo amd fare questi giochetti per riprendere quote sufficienti per andare avanti nello sviluppo, e ci è sempre riuscita (nonostante le voci da bar che fallisce e che viene acquisita fatte da diversi utenti). Tuttavia amd oggi è ancora qui. E potrà essere fra noi anche nel remoto futuro. Speriamo solo che nel remoto futuro sarà fra noi nella veste che la conosciamo, e no come produttrice di chip only embedded. In caso contrario per me è come se ha fallito, visto che dovrò scegliere per forza Intel. Ma dubito che tutto questo accadrà, a dispetto di altri utenti che pensano il contrario. Ormai sono scenari che ho troppe volte rivisto nel corso dell'ultimo decennio e alla fine amd ha sempre saputo rialzarsi usando n.mila metodi per farlo, e ne troverà altri n.mila per evitare che l'ecosistema x86 diventi una esclusività della concorrenza.

Ergo: abbiate fede, è dura a morire AMD ;)

grazie per l'ottima spiegazione :)

[shellx]

E' quello che sto cercando di spiegare nel thread della notizia... ma mi stanno dando praticamente dell'imbecille... :(

Baio

Commentare nei thread delle notizie equivale a mettersi inutilemente in sfida anche con: trollers, incompetenti, disfattisti, catastrofisti, consollisti anti-pc, alcuni intellisti ignoranti che sperano che amd crepi (ignorando che se dovesse davvero accadere loro sono i primi a risentirne), gente che non ha idea cosa sia un chip o un azienda, ecc ecc.. poi chiaramente ci sono anche quelli che ne capiscono, ma questi ultimi raramente li vedi commentare in quei thread delle news. Comunque tutti scenari che nei thread dedicati avviene meno, perchè gli utenti sono più selezionati in quel determinato argomento, ergo competenti (come dentro questo thread).
Per questo motivo non commento mai le notizie, rischierei di perderei solo del prezioso tempo con gente inferiore (informaticamente e non solo) e che cerca di farmi arrabbiare utlizzando il trolling.
Ti invito ad ignorare quei threads...

[tuttodigitale]

Non voglio entrare nella diatriba ARM vs x86, sia perchè non ho le dovute competenza, sia perchè quel poco che so riempirei il thread (ulteriormente) anche di cose fuorvianti e/o sbagliate.

Il concetto errato che si parla di ARM, come se fosse un'architettura. IN realtà è "solo" l'ISA, il set di istruzione che la cpu può eseguire.

La microarchitettura dell'A9 è l'attuale fiore all'occhiello nel panorama Arm, Dico poco numeri, riferiti tra le altre cose agli A7/A8 (le informazioni latitano non poco su questo gioiellino) ma che sono assolutamente eccellenti:
E' un'architettura 6 wide OoO :O , con 4 ALU, 2 unità Load/Store e 3 fpu.

E' molto molto riduttivo definire un'architettura da smartphone, anche per le prestazioni a livello di ipc (praticamente doppi rispetto ai rivali). Jim keller ha fatto un'ottimo lavoro in pochissimo tempo.

Nessuno proibisce di fare una attuale cpu x86, con ISA ARM. Bulldozer come i suoi progenitori è una architettura RISC sotto mentite sfoglie.
Infatti k12, sembrerebbe la punta di diamante delle future proposte AMD, condividendo di fatto l'intera architettura di Zen, ma senza l'aggravio di costi che un decoder x86 si porta dietro (è difficilissimo anche solo imparare la logica contorta della logica con cui vengono decodificate le istruzioni).
Keller aveva detto a suo tempo, che k12 avrebbe avuto, proprio in virtù di questo risparmio (oltre al fatto che l'ISA ARMv8 è più completa sulle istruzioni con 3 operandi) un motore più ampio. Ora nessuno gli ha chiesto se si riferisse alle ALU, al numero di core, o ancora proprio al motore OoO...

Ora se AMD opterà con due die, dubito che i vantaggi di k12 su ZEN, siano trascurabili. Ovviamente non mi aspetto prestazioni di gran lunga migliori, come vocifera(va)no i detrattori x86, ma guadagni percentuali di efficienza in doppia cifra si.

Il problema degli Atom di Intel era il processo produttivo (sembra una bestemmia), perfetto per il mondo desktop, ma che offriva livelli di integrazioni molto limitati penalizzando non poco la gpu (la cpu, anche grazie alle indubbie qualità del silicio, invece SURCLASSAVA ampiamente per efficienza e IPC le altre proposte, per quanto se ne dica questa è la verità):
i 28nm TSMC permettevano di integrare il 60-65% dei transistor in più dei 22nm Intel..

[paolo.oliva2]

@tuttodigitale

A grandi linee, sarebbe corretto giudicare che 1 core Zen produrrebbe un TDP superiore rispetto all'intero modulo Piledriver?
Credo che le dimensioni differenti di cache siano irrilevanti, perché quelle di Zen dovrebbero essere inferiori ma più veloci, quindi dovrebbero alla fine avere consumi simili. La FP di Zen è doppia rispetto a quella dell'intero modulo Piledriver, e quindi dovrebbe consumare di più, mentre il modulo ha si 2 core INT vs 1 di Zen ma Zen è più complesso ed avrebbe l'SMT.

A fronte di questo, se il 14nm permetterebbe un X8 Zen nei 95W, vorrebbe anche dire che un Pile X16 ci starebbe in 95W.

Dico questo perché se AMD ha optato per Zen, non essendo masochista, dovrebbe essere perché Zen garantirebbe di più e non certamente di meno di BD.
Se 2 8350 sarebbero lì in MT con un 5960X, mi sembra irragionevole pensare un Zen che offra molto meno... Anche perché comunque AMD/GF parlano di frequenze 3/4GHz per 95W, ma un 5960X è anche 140W, quindi, silicio permettendo, ci potrebbe stare persino un Zen X12 nei 140W.

[tuttodigitale]

@tuttodigitale

A grandi linee, sarebbe corretto giudicare che 1 core Zen produrrebbe un TDP superiore rispetto all'intero modulo Piledriver?
Penso proprio di si.


Credo che le dimensioni differenti di cache siano irrilevanti, perché quelle di Zen dovrebbero essere inferiori ma più veloci, quindi dovrebbero alla fine avere consumi simili.
Come principio di massima, più ci si allontana dai registri più i transistor consumano meno. Credo che nonostante le ridotte dimensioni siano le cache di Zen a consumare di più:
La D-L1 sembrerebbe avere le stesse dimensioni, un'associatività quadrupla, e almeno il doppio del bandwidth).


La FP di Zen è doppia rispetto a quella dell'intero modulo Piledriver, e quindi dovrebbe consumare di più, mentre il modulo ha si 2 core INT vs 1 di Zen ma Zen è più complesso ed avrebbe l'SMT.
Io ancora non c'ho capito niente.
La FPu di Zen come quella di BD sembrerebbe avere 4 alu, ma sempre da 128 bit contro i 256bit che ipotizzavo tempo fa (fermo restando che le sole dimensioni non fanno le prestazioni con codice a 128 bit).
Certamente la FPu di ZEN non è più parsimoniosa di quella di PD

Poi lo sai come la penso: Zen o supera abbondantemente le prestazioni di un i7 5930k o saranno dolori per AMD.

[shellx]

cut...

Il concetto errato che si parla di ARM, come se fosse un'architettura. IN realtà è "solo" l'ISA, il set di istruzione che la cpu può eseguire.

Assolutamente vero. E' ovvio che arm come x86 sono set di istruzioni. Quando si usa la parola "architettura" nel caso di x86/arm/e altri set di istruzioni, non si intende mica quella hardware/elettronica, ma una architettura logica software istruttiva per l'elaborazione da parte del chip fisico. Tanto è vero che se hai notato ho utilizzato la parola "filosofia progettuale di architettura", e tale lo è, in quanto un architettura può essere tale in una multitudine di ecosistemi (non solo in quello hardware), esistono architetture edilizie, hardware, elettroniche, filosofiche, meccaniche, software, di pensiero, di arredamento, ecc ecc... Se cerchi x86 o arm su wikipedia viene definita architettura a tutti gli effetti, semplicemente perchè è una architettura di set di istruzioni appartanenti alla filosofia di progettazione architetturale della famiglia RISC (x86 = CISC).

Il problema degli Atom di Intel era il processo produttivo (sembra una bestemmia), perfetto per il mondo desktop, ma che offriva livelli di integrazioni molto limitati penalizzando non poco la gpu (la cpu, anche grazie alle indubbie qualità del silicio, invece SURCLASSAVA ampiamente per efficienza e IPC le altre proposte, per quanto se ne dica questa è la verità):
i 28nm TSMC permettevano di integrare il 60-65% dei transistor in più dei 22nm Intel..

Gli atom intel per mobile invece si sono dimostrati essere ottime cpu, efficienti, e potenti. Ho un fonepad 7 di asus con atom dentro, sinceramente la sua fluidità (nonostante sia dualcore) è di gran lunga superiore al quad core tegra di nvidia basato su arm (ho anche un nexus 7 basato sul tegra 3) e immagino anche ai vari snapdragon e exynos. Del resto il chip è x86 e deduco che la versione di android sia quella compatibile con tali istruzioni (e no quelle arm), per tale motivo la potenza elaborativa è superiore. Parlando di efficienzxa e consumi, la batteria dura 3 giorni vs quelal del nexus 7 arm 24 ore (ma questo è dovuto anche a diversi motivi (vedi l'area gpu tegra che consuma un casino)). Comunque su questi argomenti siamo OT.

[paolo.oliva2]

Si ma se 1 core Zen consumasse quanto 1 modulo BD, l'alternativa sul 14nm sarebbe.
8 moduli Pile (o Excavator con più TDP).
Se AMD preferisce Zen mi sembra ovvio che dovrebbe essere più parsimonioso.
Se un X16 Pile sarebbe li li con un 5960X con 45W in meno, mi sembrerebbe assurdo che Zen non possa arrivare manco ad un i7 x6.

[plainsong]

Trascrizione della conferenza AMD agli azionisti del 15/10/2015:
http://finance.yahoo.com/news/edited-transcript-amd-earnings-conference-075552233.html

"[...]Second, we must continue delivering strong new products. This includes successfully executing key design milestones for our breakout Zen CPU core. Zen remains on track for availability in 2016 and, we believe, will return AMD to the mainstream server and high-end client markets in a significant way in 2017 and beyond".

[tuttodigitale]

Si ma se 1 core Zen consumasse quanto 1 modulo BD, l'alternativa sul 14nm sarebbe.
8 moduli Pile (o Excavator con più TDP).
Se AMD preferisce Zen mi sembra ovvio che dovrebbe essere più parsimonioso.
Se un X16 Pile sarebbe li li con un 5960X con 45W in meno, mi sembrerebbe assurdo che Zen non possa arrivare manco ad un i7 x6.
Pur con la consapevolezza che con ogni probabilità i 14nm di GF faranno schifo, i miglioramenti saranno comunque enormi visto che vengono da un non certo esaltante 32nm SOI..
in altre parole se AMD è riuscita ad ottenere il 70% della potenza del top di gamma a 32nm di Intel con il SOI (i7 3960x vs FX8350) quali ragioni ci sono per pensare che non sia in grado di raggiungere almeno i 2/3 del futuro top di gamma (12 core?).
Fino a prova contraria è più facile migliorare da una situazione pessima, che da una al top.

[.Diablo.]

Buonasera ragazzi :)
Voglio fare i complimenti a tutti voi per la passione che ci mettete in ogni singolo post, è davvero un piacere leggervi ;)
Mi intrometto nella discussione perchè, leggendovi ogni giorno, ho notato che avete "abbassato" il ritmo dei post, quindi vi rivolgo una domanda che coinvolge CPU FX e APU:
Ad oggi non c'è stato ancora nessun test che verifichi tutte le funzionalità/boost prestazionali che doveva portare con se Windows 10 e di cui, in larga parte, doveva beneficiarne AMD?
Parlo del maggiore sfruttamento dei core delle CPU FX e del fatto che, prima del lancio di Windows 10, si affermava che il nuovo SO di Microsoft avrebbe permesso di "sommare" le prestazione grafiche del chip grafico delle APU a quelle della scheda video discreta.
Insomma vorrei capire se era tutta fuffa e marketing oppure se finalmente i prodotti AMD avranno un minimo di supporto in più; se non potete rispondere alla questione APU + GPU discreta, visto l'off topic, non preoccupatevi :cool:

Io comunque, boost prestazionali o meno, sono in procinto di montarmi un PC tutto AMD...in attesa di Zen :D

[davo30]

Buonasera ragazzi :)
Voglio fare i complimenti a tutti voi per la passione che ci mettete in ogni singolo post, è davvero un piacere leggervi ;)
Mi intrometto nella discussione perchè, leggendovi ogni giorno, ho notato che avete "abbassato" il ritmo dei post, quindi vi rivolgo una domanda che coinvolge CPU FX e APU:
Ad oggi non c'è stato ancora nessun test che verifichi tutte le funzionalità/boost prestazionali che doveva portare con se Windows 10 e di cui, in larga parte, doveva beneficiarne AMD?
Parlo del maggiore sfruttamento dei core delle CPU FX e del fatto che, prima del lancio di Windows 10, si affermava che il nuovo SO di Microsoft avrebbe permesso di "sommare" le prestazione grafiche del chip grafico delle APU a quelle della scheda video discreta.
Insomma vorrei capire se era tutta fuffa e marketing oppure se finalmente i prodotti AMD avranno un minimo di supporto in più; se non potete rispondere alla questione APU + GPU discreta, visto l'off topic, non preoccupatevi :cool:

Io comunque, boost prestazionali o meno, sono in procinto di montarmi un PC tutto AMD...in attesa di Zen :D

Quello di cui parli immagino siano le DX12. Allora dai bench usciti dal test game Ashes of singularity (ti riporto solo i dati che ho visto, non ti so dire se poi è un test valido o meno) , lato prestazioni GPU, AMD ha un guadagno maggiore e un miglior supporto alle DX12. La serie 300 si comporta davvero bene. Lato CPU invece, come prevedibile, è stato solo marketing e fuffa da parte di AMD per provare a spingere un po le vendite dei vecchi FX, ma dai test rimangono sempre dietro a Intel

[.Diablo.]

Quello di cui parli immagino siano le DX12. Allora dai bench usciti dal test game Ashes of singularity (ti riporto solo i dati che ho visto, non ti so dire se poi è un test valido o meno) , lato prestazioni GPU, AMD ha un guadagno maggiore e un miglior supporto alle DX12. La serie 300 si comporta davvero bene. Lato CPU invece, come prevedibile, è stato solo marketing e fuffa da parte di AMD per provare a spingere un po le vendite dei vecchi FX, ma dai test rimangono sempre dietro a Intel

Proprio quello che temevo, la fuffa del marketing è sempre dietro l'angolo... :(
Ovvio che non mi sarei mai aspettato un balzo enorme nelle prestazioni, parliamo sempre di processori con qualche annetto sulle spalle, ma per lo meno confidavo in un piccolo boost visto che spesso i core degli FX non sono mai sfruttati appieno :(

Tornando invece a parlare di Zen e all'ipotesi di un CMT + SMT, tenendo presente quello che ho appena detto sullo sfruttamento dei core dell'attuale serie FX: è possibile che un approccio simile permetta di mantenere le qualità in MT degli FX attuali in aggiunta ad un miglior sfruttamento delle risorse inutilizzate, grazie all'SMT, dei singoli core e quindi portare ad un miglioramento anche nella performance ST?
Sottolineo che sono solamente un grande appassionato di tecnologia e non ho le conoscenze tecniche che molti di voi possono vantare, quindi se ho detto qualche castroneria vi chiedo subito di scusarmi :D

[shellx]

Tornando invece a parlare di Zen e all'ipotesi di un CMT + SMT, tenendo presente quello che ho appena detto sullo sfruttamento dei core dell'attuale serie FX: è possibile che un approccio simile permetta di mantenere le qualità in MT degli FX attuali in aggiunta ad un miglior sfruttamento delle risorse inutilizzate, grazie all'SMT, dei singoli core e quindi portare ad un miglioramento anche nella performance ST?
Sottolineo che sono solamente un grande appassionato di tecnologia e non ho le conoscenze tecniche che molti di voi possono vantare, quindi se ho detto qualche castroneria vi chiedo subito di scusarmi :D

Siamo tutti quanti grandi appassionati di tecnologia, la maggiorparte dei post sono realizzati da esperti operativi appassionati di hardware, software, e silicio, ma credo che nessuno qui dentro sia un ingegnere elettronico (credo) ergo abbia competenze avanzate tali da poter definire se un cmt + smt sia possibile con certezza, ma al massimo fare teorie. Io personalmente posso pensare anche che cmt+smt sia fattibile (alla fine sono solo approcci architetturali) ma in qualità del fatto che sono un ingegnere software ma non elettronico, posso anche sbagliarmi e non posso affermare che sia vero o meno un approccio del genere. Tuttavia una cosa la sento certa: molte variabili mi dettano che Zen sarà un chip spacca-culi. E questo mi basta...

I ritmi dei post sono scesi perchè è pur sempre un chip in attesa oltretutto dentro il thread di BD (aspettiamo che qualcuno crei il thread apposito su Zen) che non gli appartiene. In qualità di questo si fanno una multitudine di teorie su Zen, alla fine qualcuna si dimostrerà vera o mezza vera. L'aspetto buono è che tutte le teorie dei vari utenti sono positive ed ottimiste, ergo alla fine Zen come cade cade, cadrà sempre in piedi ed eretto. :sperem:

[.Diablo.]

Siamo tutti quanti grandi appassionati di tecnologia, la maggiorparte dei post sono realizzati da esperti operativi appassionati di hardware, software, e silicio, ma credo che nessuno qui dentro sia un ingegnere elettronico (credo) ergo abbia competenze avanzate tali da poter definire se un cmt + smt sia possibile con certezza, ma al massimo fare teorie. Io personalmente posso pensare anche che cmt+smt sia fattibile (alla fine sono solo approcci architetturali) ma in qualità del fatto che sono un ingegnere software ma non elettronico, posso anche sbagliarmi e non posso affermare che sia vero o meno un approccio del genere. Tuttavia una cosa la sento certa: molte variabili mi dettano che Zen sarà un chip spacca-culi. E questo mi basta...

I ritmi dei post sono scesi perchè è pur sempre un chip in attesa oltretutto dentro il thread di BD (aspettiamo che qualcuno crei il thread apposito su Zen) che non gli appartiene. In qualità di questo si fanno una multitudine di teorie su Zen, alla fine qualcuna si dimostrerà vera o mezza vera. L'aspetto buono è che tutte le teorie dei vari utenti sono positive ed ottimiste, ergo alla fine Zen come cade cade, cadrà sempre in piedi ed eretto. :sperem:

E' quello che mi auguro anche io shellx, anche perchè AMD non può permettersi di sbagliare.
Quello che mi fa un pò tristezza è che molti "pro-Intel" non capiscono quanto sia importante che AMD, almeno a questo "giro", non fallisca e che quindi Zen sia una CPU vincente. Ne guadagneremmo tutti, "pro-Intel" compresi (non mi piace usare la parola fanboy, alla fine è "normale" affezionarsi ad un marchio piuttosto che a un'altro).
In ogni caso questo possibile approccio (se fattibile, ovviamente) CMT+SMT sarebbe qualcosa di davvero nuovo in ambito CPU, o mi sbaglio?
Ora rivolgo a tutti voi una domanda un pò sempliciotta ma mi serve per capire quanto la qualità del silicio può influenzare una CPU: in percentuale, la qualità del silicio, quanto ha influenzato le performance dell'attuale serie FX?
Tanto per fare un esempio: 20% CMT + 35% unità condivise tra i moduli + 45% silicio

[Grizlod®]

Cercando eventuali news sul web circa ZEN, salta fuori questo .pdf:

http://hps.ece.utexas.edu/pub/morphcore_micro2012.pdf relativo (pare) al 2012...

Sembra firmato (anche) Intel...ed infatti, (ri)cercando in modo mirato, sembrerebbe l'approccio del prossimo Skylake:

http://wccftech.com/intel-preparing-dirsuptive-skylake-microarchitecture-morphcore/

Personalmente, considerato il periodo, AMD e Keller, potrebbero aver implementato la stessa tecnica in ZEN, la quale si potrebbe ben adattare IMO al 14nm FinFET di GloFo.

Che ne pensate?


P.S. Il documento tradotto da google (con leggera sovrapposizione delle colonne, sul mio browser):
http://translate.google.com/translate?langpair=auto%7Cit&u=http://hps.ece.utexas.edu/pub/morphcore_micro2012.pdf&sandbox=0&usg=ALkJrhgWp8rfIo2LX41VsuSp1HM0AZ-o8g

[HadesSaint]

buona domenica ragazzi leggendo i vari post in termine terra terra quanto e come potrebbe essere diverso ZEN da FX? sia a livello prestazionale, TPD e a livello di OC?

ps

So che l'unica cosa certa è il supporto alle nuove DDR4

[el-mejo]

E' quello che mi auguro anche io shellx, anche perchè AMD non può permettersi di sbagliare.
Quello che mi fa un pò tristezza è che molti "pro-Intel" non capiscono quanto sia importante che AMD, almeno a questo "giro", non fallisca e che quindi Zen sia una CPU vincente. Ne guadagneremmo tutti, "pro-Intel" compresi (non mi piace usare la parola fanboy, alla fine è "normale" affezionarsi ad un marchio piuttosto che a un'altro).
In ogni caso questo possibile approccio (se fattibile, ovviamente) CMT+SMT sarebbe qualcosa di davvero nuovo in ambito CPU, o mi sbaglio?
Ora rivolgo a tutti voi una domanda un pò sempliciotta ma mi serve per capire quanto la qualità del silicio può influenzare una CPU: in percentuale, la qualità del silicio, quanto ha influenzato le performance dell'attuale serie FX?
Tanto per fare un esempio: 20% CMT + 35% unità condivise tra i moduli + 45% silicio

Se ricordo bene tempo fa era stato detto che Power8 ha un approccio ibrido cmt-smt.
Era stato anche detto che un approccio simile richiede un'attanta progettazione software per poter essere sfruttato appieno, qundi non è il massimo per una piattaforma mainstream, che ancora arranca ad usare appieno il cmt o il cmt in buona parte del software.

[.Diablo.]

Se ricordo bene tempo fa era stato detto che Power8 ha un approccio ibrido cmt-smt.
Era stato anche detto che un approccio simile richiede un'attanta progettazione software per poter essere sfruttato appieno, qundi non è il massimo per una piattaforma mainstream, che ancora arranca ad usare appieno il cmt o il cmt in buona parte del software.

Hai ragione el-mejo, ora che me lo fai notare ricordo che ne avevate parlato :)
Purtroppo la vecchiaia gioca brutti scherzi ;)
Comunque se CMT+SMT significasse essere in balia del software, visto anche lo scarsissimo supporto che ha ricevuto HSA per le APU, direi che è meglio starne alla larga... :(

[paolo.oliva2]

buona domenica ragazzi leggendo i vari post in termine terra terra quanto e come potrebbe essere diverso ZEN da FX? sia a livello prestazionale, TPD e a livello di OC?

ps

So che l'unica cosa certa è il supporto alle nuove DDR4

Per quanto riguarda il TDP a parità di prestazioni, direi dimezzato. Un Zen X8 a 95W grosso modo dovrebbe essere simile ad un Pile X16, ma già un Pile X8 era 125W.

Per l"OC, dubito fortemente che arrivi agli OC di Pile, ma la cosa buona è che già un Pile @5,3GHz dovrebbe bastare un Zen a3,1GHz, quindi...

Di certo il prezzo sarà ben superiore ai 190€ di un FX...

[HadesSaint]

Interessante!! certo a default 3,1ghz non sono pochi anche se avrebbe un sistema del tutto nuovo??

[paolo.oliva2]

Interessante!! certo a default 3,1ghz non sono pochi anche se avrebbe un sistema del tutto nuovo??

AMD dichiara un +40% di IPC su Excavator, che a sua volta ha il 20/25% in più su Piledriver, quindi Zen avrebbe ~ +70% di IPC su Piledriver. Detto questo, dipenderà tutto dalle caratteristiche del silicio.

Da quello che ho capito, la realizzazione di un procio parte dalla progettazione dell'architettura su carta e poi la realizzazione sul silicio che deve avvenire con più o meno compromessi.
Facendo un esempio, AMD parte dalla base di un Zen X8 nei 95W. Quindi come base 8 core non devono superare i 95W. Già qui bisogna trovare un compromesso, cioè la soluzione più vantaggiosa in potenza massima tra IPC e frequenza. GF dichiara un range del prox silicio tra i 3 e 4GHz. Il core Zen potrebbe aumentare o diminuire l'IPC a seconda del numero di pipeline. Ora, se aggiungere una pipeline aumentasse l'IPC del 5% incrementando il TDP del 6% ma ottenendo una diminuzione del clock del 5% con un risparmio del 10% sul silicio, allora la si applicherebbe, viceversa meglio un core più snello se il silicio scalare bene.
Un esempio l'abbiamo avuto con BD nell'unità di Zambesi, con IPC basso e 3,6GHz Def. Piledriver con la gestione dei clock ha diminuito il TDP e questo ha permesso di aggiungere una pipeline lato FP e anche con l'introduzione di nuovi set di istruzioni l'IPC è aumentato di un 5/7% consentendo pure un +11,11% di aumento della frequenza def.
Idem Steamroller ha aumentato l'IPC ma non le frequenze, Excavator ha aumentato sia IPC che frequenze perché nuove features hanno abbassato il TDP.

Il passo avanti di AMD è il passaggio dai 32nm/28nm al 14nm. Quello è il vantaggio reale, perché qualsiasi architettura produrrebbe sul 14nm sarebbe competitiva. Senza il salto del silicio, qualsiasi architettura avesse, non sarebbe mai competitiva.

Un Zen X8 95W con SMT, si rapporterebbe come TDP ad un X4+4 Intel, ma con un IPC superiore del 70% ad un 8350, anche a 3GHz equivarrebbe ad un 8350 @5,1GHz. In più avrebbe l'MT, quindi raddoppierebbe i TH di un 8350. Dubito che non otterrebbe prestazioni superiori ad un X4+4 Intel, quindi se a parità di TDP, vorrebbe dire che Zen consumerebbe meno, molto meno. È qui il punto cruciale, perché se AMD riuscisse ad ottenere un TDP/prestazioni migliore di Intel, leakage permettendo, rifletterebbe anche nei server. 5960X 140W? Zen X12 ci starebbe nei 140W, e così via.

Ma è tutto nel silicio. BD non andava bene non per l'architettura, ma per macroscopici limiti di silicio. Per me l'architettura Intel é parca nei consumi come X4+4, come X2+2 è troppo limitante e oltre 4+4 ha bisogno di un silicio più che ottimo, altrimenti altro che BD. Ma Intel ha tutte le carte (money e tecnica) per farlo, AMD meno, molto meno.

[tuttodigitale]

Addirittura AMD potrebbe avere 16 core sul singolo die:
Non è da escludere che in un momento successivo potremmo avere cpu con più core. Probabilmente l'idea è quella di partire con un core piccolino, per non compromettere le rese, e comunque avere un guadagno molto elevato rispetto a PD.
Le ultime notizie riferiscono che per le sue cpu AMD utilizzerà sia i 16nm di TSMC che i 14 di GF. Nello specifico si ipotizza che K12 uscirà dalla FAB di TSMC. La notizia è che il tape-out di entrambe le cpu è avvenuto. :eek:

[°Phenom°]

Fosse davvero il 16nm di TSMC finalmente sarei fiducioso sulla qualitá del silicio.

[plainsong]

Addirittura AMD potrebbe avere 16 core sul singolo die:
Non è da escludere che in un momento successivo potremmo avere cpu con più core. Probabilmente l'idea è quella di partire con un core piccolino, per non compromettere le rese, e comunque avere un guadagno molto elevato rispetto a PD.
Le ultime notizie riferiscono che per le sue cpu AMD utilizzerà sia i 16nm di TSMC che i 14 di GF. Nello specifico si ipotizza che K12 uscirà dalla FAB di TSMC. La notizia è che il tape-out di entrambe le cpu è avvenuto. :eek:
Il rumor del tape out (http://www.dvhardware.net/article63349.html) è basato sul profilo linkedin di un ingegnere AMD che testualmente riporta :"Successfully designed and taped out various x86 and ARM cores including Piledriver, Excavator, Zen and K12". Dal momento che nel linguaggio comune la congiunzione "e" non ha gli stessi valori di verità del connettivo logico "et", la frase in questione non ci permette assolutamente di concludere che ci sia stato il tape out di Zen e K12 (l'ingegnere potrebbe benissimo star dicendo che li ha solo "successfully designed").
Trovo invece più facilmente interpretabili le parole di Lisa Su in una conferenza agli azionisti datata 15 ottobre (http://finance.yahoo.com/news/edited-transcript-amd-earnings-conference-075552233.html), che risponde così ad una domanda sulla nuova architettura: "Yes, so, Harlan, let me couch it this way. So as we stated in the financial analyst day, we had a target of 40% IPC performance of Zen over our previous generation. We believe we are on track for that". Dal momento che, anche se a buon punto, sono ancora al lavoro per ottenere il +40% di IPC su Excavator, sembra improbabile che ci sia stato il tape out.

[tuttodigitale]

[QUOTE=plainsong

in effetti un tape-out, quasi un anno prima della commercializzazione, solo 10 anni fa sembrava assurdo.

Le rese attuali di GF sono insoddisfacenti anche sui SoC da smartphone, e parliamo del ben più collaudato LPe.

Ricordiamo anche che GF aveva annunciato essa stessa il tape-out di alcuni prodotti con il processo LPP, quasi un mese fa. Ufficialmente i 14nm sono pronti per la produzioni in volume nel 1H 2017. Uno di quei prodotti potrebbe essere ZEN.

Che ci sia stato il tape-out di ZEN non deve stupire. I tempi dal tape-out alla commercializzazione si sono dilatati tantissimo. Quindi questo starebbe solo a significare che AMD è sulla buona strada per rispettare le tempistiche stilate nella roadmap.
Su k12 sono invece più perplesso. In prima istanza AMD avrebbe voluto far debuttare appena si fosse reso disponibile un nuovo processo produttivo, sappiamo che è stato rinviato nel 2017.

Secondo Paolo, AMD avrebbe scelto la FAB in grado di offrire una maggior garanzia. E se AMD avesse deciso, invece di un inutile e costoso tape-out aggiuntivo, semplicemente di separare la produzione di ZEN e K12, che comunque prima o dopo deve essere comunque commercializzato?

In questo modo solo la prima incarnazione di una delle due soluzioni avrebbe un PP non perfetto, ma comunque decisamente migliore dei processi produttivi attuali, ma le revisioni successive di entrambe le architetture avrebbero il miglior silicio che può permettersi AMD.

PS ovviamente nel caso in cui K12 dovesse perdere a tal punto nei confronti di ZEN, non avrebbe nessun senso commercializzarlo. Può essere questa una delle cause per cui AMD parli molto poco di k12?

[shellx]

cut...
E se AMD avesse deciso, invece di un inutile e costoso tape-out aggiuntivo, semplicemente di separare la produzione di ZEN e K12, che comunque prima o dopo deve essere comunque commercializzato?
cut...


Secondo me avverà questo, due pp e due produzioni/commercializzazioni separate: uno per zen x86 e uno per k12 arm.

[°Phenom°]

Ma non era stato cancellato il progetto arm k12?

[george_p]

Zen in tape out sia con TSMC sia con Samsung (http://www.bitsandchips.it/9-hardware/6186-tape-out-di-zen-e-k12-a-14nm-e-16nm-come-da-noi-anticipato)

e

Apple interessata a SOC AMD? (http://www.bitsandchips.it/52-english-news/6183-apple-could-use-custom-x86-soc-made-by-amd)

[george_p]

http://www.bitsandchips.it/9-hardware/6186-tape-out-di-zen-e-k12-a-14nm-e-16nm-come-da-noi-anticipato



no, k12 sarà la prima vera Arch Custom di AMD su base ARM sorella di Zen in quanto a concezione, dato che quella attuale è su base Cortex-A53.

Quello che intendi tu è il progetto Skybridge, la Piattaforma ibrida x86 e ARM su unico Socket "pin compatibili"

Stavo ancora scrivendo mentre hai postato, mi hai anticipato sulla pubblicazione dell'articolo.

[george_p]

ma almeno hai completato mettendo la notizia sul possibile SoC x86 Apple :mano:

Si anche se in realtà c'è all'interno dell'articolo ma magari può non venir letto. Sarebbe un evento mica da poco se avvenisse :cool:

[sgrinfia]

AMD, nuove schede video e processori Zen: tutto procede secondo i piani
di Manolo De Agostini - @mdeagostini 19 Ottobre 2015, 06:00 208 commenti
Il CEO di AMD Lisa Su conferma il raddoppio delle prestazioni per watt per le GPU di prossima generazione e il tape out dei primi chip basati su architettura Z
Amazon Electronics
A margine dei risultati FINANZIARI del terzo trimestre (AMD lascia sul campo altri 197 milioni di dollari e annuncia uno spin off), AMD ha snocciolato alcune informazioni interessanti riguardo ai progetti futuri. Per prima cosa l'azienda ha ribadito l'obiettivo espresso qualche mese fa di presentare il prossimo anno delle GPU in grado di migliorare di due volte sotto il profilo delle prestazioni per watt.

AMD 2016 Roadmap 2
Ottimizzazione dell'architettura Graphics Core Next, passaggio a un nuovo processo produttivo FinFET e adozione della seconda generazione della memoria HBM i principali pilastri di questo passo avanti. L'azienda dovrebbe rivolgersi a TSMC e al suo processo a 16 nanometri per la produzione delle GPU della famiglia Arctic Islands.

In passato si vociferava - ma sono informazioni non confermate - che la GPU Greenland, nome in codice del "dopo Fiji", potrebbe avere tra 15 e 18 miliardi di transistor e fino a 32 GB per le soluzioni rivolte al settore HPC e professionale, mentre in ambito consumer ci saranno prodotti con 8 / 16 GB di memoria.

AMD 2015 2016 x86 Zen Roadmap
L'amministratore delegato Lisa Su ha anche affermato che i problemi di disponibilità delle schede video basate su GPU Fiji che hanno frenato la distribuzione nel terzo trimestre sono stati "ampiamente risolti" nel quarto trimestre. Per questo il CEO non pensa che "ci saranno problemi di approvvigionamento".

AMD x86 Zen Core Architecture
Il massimo dirigente ha anche parlato di Zen, la architettura x86 ad alte prestazioni attesa nel 2016. Lisa Su ha dichiarato che l'azienda ha eseguito il tape out di "più prodotti in diversi impianti" con processo produttivo FinFET. Il CEO ritiene che AMD sia ben posizionata per offrire quel miglioramento del 40% dell'IPC rispetto a Excavator promesso qualche tempo fa e ritiene che le tempistiche d'uscita dei primi prodotti siano in linea con i piani iniziali.

"Continuiamo a focalizzarci su entrambi questi aspetti, architettura e processo produttivo, ma finora tutto bene". Tale dichiarazione appare confermata da un profilo LinkedIn di un ingegnere di AMD, sul quale si dà notizia non solo del tape out di Zen, ma anche di quello di K12. Ovviamente dopo questa "fuga d'informazioni" il profilo è stato modificato, eliminando la parte saliente.

AMD 40 IPC Zen Zen
K12 è il nome in codice di un core ARM personalizzato ad alte prestazioni pesantemente influenzato dal lavoro svolto su Zen. Questa soluzione cercherà di trovare posto all'interno di server e applicazioni embedded. I primi prodotti sono attesi per il 2017.

[shellx]

Bene, bene molto bene, le cose prendono la strada giusta. Addirittura migliore di come ci aspettavamo, se davvero apple si servirà di amd per i soc futuri sono ulteriori entrate (e non da poco) per fare cassa ergo per raffinare e proseguire gli upgrade delle architetture future. Incrociamo le dita...

Del resto pare che sta notizia sia lo specchio del fatto che apple dopo aver ricevuto quei soc poco efficienti secondari per gli "aifon" da samsung abbia forse deciso di abbandonare definitivamente quest'ultima, può darsi che adesso chiederà l'aiuto ad amd (oltre che tsmc e i soc fatti in casa apple).

[°Phenom°]

http://www.bitsandchips.it/9-hardware/6186-tape-out-di-zen-e-k12-a-14nm-e-16nm-come-da-noi-anticipato



no, k12 sarà la prima vera Arch Custom di AMD su base ARM sorella di Zen in quanto a concezione, dato che quella attuale è su base Cortex-A53.

Quello che intendi tu è il progetto Skybridge, la Piattaforma ibrida x86 e ARM su unico Socket "pin compatibili"
Vero vero sorry, avevo fatto confusione!

[el-mejo]

Anche se vado un po ot, volevo chiedervi come mai tutte le piattaforme Intel ddr4 supportano 2 banchi per canale di memoria (4 dimm su 1151 e 8 su 2011-3) quando per anni è stato detto che questo nuovo tipo di memoria avrebbe supportato un singolo banco di memoria per canale?

Hanno aggiunto un multiplex o qualcosa di simile sul imc o sulle motherboard?

Potremmo trovarci delle soprese lato Amd con il numero di dimm massimi, anche in virtù del fatto che dovrebbe supportare ufficialmente memorie molto veloci (3200mhz)?

[paolo.oliva2]

Ma, io ho una fantasia.
All'inizio non ho dato molto peso ai 95W TDP Zen, semplicemente perché AMD aveva fatto lo stesso con BD per poi farlo a 125W.
Se Lisa su afferma che le aspettative sarebbero già raggiunte, non capisco perché non sfruttare 125W e forse qualcosa di più per realizzare un Zen X12 nativo.

Guardate che la cosa non sarebbe da poco, primo perché tra una offerta max di opterei X16 (2 di Zen X8) e X24 ci sarebbe una vita, la seconda è che avere un Zen X8 come unico modello obbligherebbe AMD a farli non Black.
Cioè, come ora un 8320 occhio supera abbondantemente un 8370 Def, non si può allungare il listino offrendo Zen ad un prezzo più basso degli i7 X4 e nel contempo offrire una alternativa agli i7 secret 2011. Sarebbe più sensato un Zen X8 affiancato da un top Zen X12 nei 125W.

[davo30]

Bene, bene molto bene, le cose prendono la strada giusta. Addirittura migliore di come ci aspettavamo, se davvero apple si servirà di amd per i soc futuri sono ulteriori entrate (e non da poco) per fare cassa ergo per raffinare e proseguire gli upgrade delle architetture future. Incrociamo le dita...

Del resto pare che sta notizia sia lo specchio del fatto che apple dopo aver ricevuto quei soc poco efficienti secondari per gli "aifon" da samsung abbia forse deciso di abbandonare definitivamente quest'ultima, può darsi che adesso chiederà l'aiuto ad amd (oltre che tsmc e i soc fatti in casa apple).
Più che altro un colpaccio con Apple sarebbe una vetrina pubblicitaria esagerata per le CPU/apu AMD. Avete idea di quanti "indottrinati" Apple loderebbero AMD per le sue CPU "migliori di sempre"? Non sto trollando e non voglio fare di tutta l'erba un fascio, ma a livello di immagine sarebbe un salto inimmaginabile, oltre che una quantità enorme di pubblicità gratis fatta dagli utenti stessi Apple.

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[affiu]

Bene, bene molto bene, le cose prendono la strada giusta. Addirittura migliore di come ci aspettavamo, se davvero apple si servirà di amd per i soc futuri sono ulteriori entrate (e non da poco) per fare cassa ergo per raffinare e proseguire gli upgrade delle architetture future. Incrociamo le dita...

Del resto pare che sta notizia sia lo specchio del fatto che apple dopo aver ricevuto quei soc poco efficienti secondari per gli "aifon" da samsung abbia forse deciso di abbandonare definitivamente quest'ultima, può darsi che adesso chiederà l'aiuto ad amd (oltre che tsmc e i soc fatti in casa apple).

Sono d'accordo, ma si deve credere che ''APU'' non sia stato proprio il futuro?credere che zen sempre bulldozer è, con la virgola mobile dedicata ad un singolo core(o meglio ''area integer'') più grande rispetto rispetto ai due core di bulldozer?
Cambia solo che entrambi sono ''raccchiusi'' dal modulo, quindi sempre 2 thread a core fisico DEVE uscire da un modulo come la si vede si vede la storia.:D

Io penso che, aldilà di come verrà la cosa, l'impresa per la ZEN-APU è piuttosto ardua:
La futura play, secondo me, dovrebbe almeno, credo, non andare oltre questo scenario, secondo questa recensione:
http://www.anandtech.com/show/7528/the-xbox-one-mini-review-hardware-analysis/5

E' un impresa ardua produrre un processore (apu chiaramente) che debba avere la potenza di far girare un gioco a risoluzione 4k( o esagerando prima del prosimo futuro ancora a 8k) restando dentro i circa 140W.
Questo mi aspetto del processore ZEN, sostenere una GPU con memorie HBM che rulla frame a quella risoluzione.......la parte cpu deve avere una potenza che manco il processore piu potente odierno, secondo me, ce la farebbe mai;) .
Immagina un gioco in HSA a 8k sulla futura zen-apu dentro i 140w, so di avere qualcosa che macina come una belva....figurati i programmi di calcolo grafico, dentro non oltre,credo, 140w.
Immagina la scritta sul gioco: BF6 o crys5 game designed environment for HSA apu!:read:

[fracama87]

Bene, bene molto bene, le cose prendono la strada giusta. Addirittura migliore di come ci aspettavamo, se davvero apple si servirà di amd per i soc futuri sono ulteriori entrate (e non da poco) per fare cassa ergo per raffinare e proseguire gli upgrade delle architetture future. Incrociamo le dita...

Del resto pare che sta notizia sia lo specchio del fatto che apple dopo aver ricevuto quei soc poco efficienti secondari per gli "aifon" da samsung abbia forse deciso di abbandonare definitivamente quest'ultima, può darsi che adesso chiederà l'aiuto ad amd (oltre che tsmc e i soc fatti in casa apple).

mmm mi devo essere perso qualcosa :eek: :
Samsung riforniva Apple per gli iphone... e tale fornitura andrebbe ad amd...
Ma amd fa soc per smartphone e non me ne sono accorto? O cominciano con zen/k12?
Perchè se fosse il suo primo soc per smartphone dubito che Apple ci si butterebbe alla cieca. Sarebbe praticamente un salto carpiato multiplo con avvitamenti vari al buio da un grattacielo.

Anch'io avevo letto che abbandonavano Samsung (forse) ma per affidarsi solamente a tmsc

EDIT: fra l'altro a che scopo considerando che amd non li produce direttamente ma li fa fare (da quel che leggo qui appunto) proprio a tmsc e i soc amd sono diversi (e manco amici di Apple lato mac...). Forse sono io che mi perso il nesso e nel caso chiedo scusa ;)

EDIT 2 trovato http://www.bitsandchips.it/52-english-news/6183-apple-could-use-custom-x86-soc-made-by-amd
mmm la cosa che mi lascia dubbioso è la storica incompatibilità hw... e in generale che Apple dovrebbe abbandonare completamente Intel affidandosi a Amd. E sebbene noi nutriamo grande fiducia in amd e le ultime news sono incoraggianti mi sembra strano che tale decisione possa essere valutata in questo periodo dopo gli ultimi anni purtroppo deludenti (rispetto a Intel e ai top di gamma)...

[FazzoMetal]

A dire il vero io mi chiedevo già da un pò di tempo come mai Apple non adottasse le APU per i suoi Mac Book Air: a parità di TDP offrono prestazioni molto più bilanciate tra GPU e CPU senza contare che, con HSA, c'è potenziale potenza extra.
Apple sa sfruttare molto bene l'hardware a disposizione e sa fare la differenza, vedi l'utilizzo eccellente da parte del Mac Pro delle due GPU AMD che lo equipaggiano.