piccola scoperta sulla cache dell'Hammer

[lowenz]

allora da qui
http://www.tweaktown.com/document.ph...Id=511&dPage=6
si vede bene una cosa:


la L2 ha ampiezza 128 bit SPETTACOLO

Sugli AthlonXP dovrebbe essere appena 64 quel valore (almeno sul mio 2000+ lo è e penso anche su tutti i Barton)

Questa è una bella scoperta per chi ama l'efficienza e la performance

Dai AMD che ce manca solo la L3 adesso

[Norbrek™]

Speriamo che porti dei buoni miglioramenti!

[Dumah Brazorf]

Hai ragione.
Ciao.

[checo]

Originariamente inviato da lowenz

Dai AMD che ce manca solo la L3 adesso

se hai un bus e una cpu efficiente la l3 non serve tanto.
è intel che butta mega e mega di l3 su itanium per nascondere le magagne

[lowenz]

Originariamente inviato da checo
se hai un bus e una cpu efficiente la l3 non serve tanto.
è intel che butta mega e mega di l3 su itanium per nascondere le magagne

verissimo, pero' fa mooooooooolto POWER avere un bacino di 3-4 MB in +
Poi certo, e' il solito discorso, e' un contentino nulla di +

[sslazio]

Originariamente inviato da lowenz
allora da qui
http://www.tweaktown.com/document.ph...Id=511&dPage=6
si vede bene una cosa:


la L2 ha ampiezza 128 bit SPETTACOLO

Sugli AthlonXP dovrebbe essere appena 64 quel valore (almeno sul mio 2000+ lo è e penso anche su tutti i Barton)

Questa è una bella scoperta per chi ama l'efficienza e la performance

Dai AMD che ce manca solo la L3 adesso

era ora, Intelmerd è dai coppermine che ha messo cache a 256bit.

[diafino]

speriamo non siano solo miglioramenti da carta

[STICK]

precisamente che miglioramenti comporta?

[Tommy.73]

Originariamente inviato da sslazio
era ora, Intelmerd è dai coppermine che ha messo cache a 256bit.

Giusto, eccone la prova.


Ma confrontate anche l'associatività della L1 e della L2.

[Dumah Brazorf]

La line size della cache è la metà, come fa ad avere una Bus width doppia?

[cionci]

Secondo me è un errore... Nelle varie recensioni è stato sempre detto che è di 64 bit...
Inoltre quei programmini non rilevano i dati dalla CPU, ma questi dati sono salvati al proprio interno, quindi possono benissimo aver sbagliato...

[BEbo_]

No, i Coppermine hanno davvero i 256 bit di larghezza di banda nella L2. E non vedo perché non potrebbe essere possibile? Non c'è un collegamento diretto tra la lunghezza di una linea di cache e la larghezza di banda che porta i dati in cache... Ovvero, deve essere un multiplo per poter esser sfruttata appieno... Almeno, secondo me le cose stanno così...

[cionci]

Infatti io dicevo che era un errore quello sugli Athon 64...non quello sul Coppermine...

[BEbo_]

Originariamente inviato da cionci
Infatti io dicevo che era un errore quello sugli Athon 64...non quello sul Coppermine...

Ah ok, credevo tu parlassi del Coppermine.

[lowenz]

E come si fa allora? Sarebbe interessante sapere cmq la verità. Invochiamo sua maestà Corsini?

[cionci]

Ora che guardo meglio su Ace's Hardware hanno scritto:
"The L2-cache is clock for clock definitely better than the Athlon's by about 30%. This could indicate a 128 bit wide cache or a much better optimized 64-bit interface but AMD wouldn't tell us which. In all cases, it seems that another bottleneck of the Athlon architecture has been made a little wider."

http://www.aceshardware.com/read.jsp?id=55000253