[Verilog] SOS: un aiutino per capirci qualcosa...

[Petronilla]

Salve a tutti,
premetto che sono una novellina del verilog (aggiungo anche che non è stato amore a prima vista).

Devo farci un maledetto esame. ho iniziato a fare gli esercizi del prof ma le soluzioni non sono mai univoche... quindi non so mai se il mio "programma" funziona come quello della soluzione del prof oppure no... ho windows, ho installato "Zeus" ma se scrivo la mia soluzione poi come faccio a sapere se il risultato è corretto!!?

So di non essere stata molto chiara ma ho le idee confuse...

Spero che qualcuno mi possa aiutare...

grazie in anticipo!

[Petronilla]

Originariamente inviato da Antonio23

ciao, per la tua richiesta non so aiutarti in quanto conosco solo VHDL ma non VERILOG... ho una curiosità, come mai usate VERILOG e non il VHDL che in europa è più diffuso nell'ambito degli HDL?

Sinceramente?! non lo so!
dovresti chiederlo alla mummia che ci fa il corso...
Hai presente quei tipi che non spiegano ma passano tutta l'ora a insultare (pesantemente) le persone in aula? Quelli che odiano le ragazze perchè "sono stupide e non devono nemmeno pensare di prendere una laurea perchè non hanno abbastanza neuroni"?
Mah... per ora l'importante è passare lo scritto... Comunque se scopro come mai il vecchio ama il Verilog e non VHLD te lo faccio sapere!!

[cionci]

Dove fai ingegneria ?
Anzi ti anticipo...si chiama Paolo ?

[Petronilla]

Originariamente inviato da cionci

Dove fai ingegneria ?
Anzi ti anticipo...si chiama Paolo ?

BINGO!!!
è unico nel suo genere!

[cionci]

Purtroppo mi ricordo davvero poco di Verilog, anche io non lo sopportavo. Molto meglio VHDL.

[Petronilla]

Grazie mille Antonio23 cerchero di sfruttare i tuoi consigli.

Cionci anche a te!