Pentium M Yonah: la roadmap

[junkman1980]

Originariamente inviato da abracadabra84

Benvenuto sul forum allora....
Effettivamente nn l'ho vista nemmeno io sta schedina sul sito dell'asus nel listino prezzi anche se è stata ufficializzata a marzo(quindi dovrebbe essere in vendita gia da 1 mese abbondante...)
X la questione su dove acquistarli o meno su internet li trovi su e-bay x esempio oppure te li fai ritirare dal tuo rivenditore di fiducia..io xsonalemte li ho visti sempre boxed(ma a un prezzo da capogiro...)

qui a tokyo le vendono(boxed) a chili,e non a pezzi,per quante ne hanno
e il prezzo si aggira sui 40-45euri
come mi trovo bene qui

[Fx]

speriamo che yonah non sia un dual core come i nuovi pentium dual core: un biprocessore che integra i due processori dentro un unico package. e poi c'è qualcuno che si stupisce per quanto in fretta ha fatto intel a fare il suo dual core... ha usato l'attack! =)

comunque non so com'è ma ho l'impressione che vedremo portatili ancora più potenti e meno mobili: secondo me dovrebbero partire da un presupposto tipo "deve durare 5 ore" e poi calibrare gli altri parametri partendo da lì... detto questo aggiungo anche che un giocattolo come lo yonah sarebbe da pompare un po' (ma non serve molto) e da usare nel segmento desktop per far andare in pensione - e sarebbe poi ora - i pentium 4...

per quanto riguarda il turion dual core: che io sappia ne han parlato fin dall'inizio, vediamo se anche stavolta amd lo fa e poi aspetta 6 mesi intel o se stavolta lo presenta per prima

[Dreadnought]

Difficile che sia diversamente, dopotutto gli Athlon X2 sono sempre 2 core attaccati con l'attak (anche perchè il basso costo del dual core sta nel fatto che usi i DIE dei core singoli e li colleghi) ma ha altri 2 elementi, il (solito) memory controller + hypetransport e il crossbar switch (aggiunto).

Il K8 essendo composto da northbridge e CPU, per far comunicare i due core basta inserire il crossbar tra il memory controller e i due core così da garantire la comunicazione tra essi.
Mentre nel P4 e nel P3 o progetti una comunicazione interna tra i due core oppure per farli comunicare devi per forza di cose passare da fuori (il northbridge). Altrimenti devi riprogettare -almeno in parte- il core.

[cdimauro]

Originariamente inviato da Dreadnought

Difficile che sia diversamente, dopotutto gli Athlon X2 sono sempre 2 core attaccati con l'attak (anche perchè il basso costo del dual core sta nel fatto che usi i DIE dei core singoli e li colleghi) ma ha altri 2 elementi, il (solito) memory controller + hypetransport e il crossbar switch (aggiunto).

Come vorresti collegarli i due core?

Il K8 essendo composto da northbridge e CPU, per far comunicare i due core basta inserire il crossbar tra il memory controller e i due core così da garantire la comunicazione tra essi.
Mentre nel P4 e nel P3 o progetti una comunicazione interna tra i due core oppure per farli comunicare devi per forza di cose passare da fuori (il northbridge). Altrimenti devi riprogettare -almeno in parte- il core.

Falso.
Come vedi i due core sono collegati alla System Request Queue, e questa al crossbar che smista le richieste al memory controller o ai vari link HyperTransport.
Quindi quello che tu chiami "northbridge" nei K8 è l'ultimo anello della catena che collega ogni core alla memoria esterna o al chipset.
Per P3 e P4 si potrebbe benissimo fare la stessa cosa: collegare il crossbar all'FSB, che poi si collega al chipset (e quindi alla memoria e all'I/O).

[Fx]

Originariamente inviato da Dreadnought

Difficile che sia diversamente, dopotutto gli Athlon X2 sono sempre 2 core attaccati con l'attak (anche perchè il basso costo del dual core sta nel fatto che usi i DIE dei core singoli e li colleghi) ma ha altri 2 elementi, il (solito) memory controller + hypetransport e il crossbar switch (aggiunto).

non è così: infatti i dual core AMD devono per forza stare su un unico pezzo di silicio (ovvero un die con due core) perchè condividono delle parti, mentre i dual core di intel stanno su un die unico solo perchè girava così ad intel, che a quant'ho letto e visto (foto dei core futuri) ha intenzione invece di farli, nel prossimo futuro, separati, in un unico package.

Originariamente inviato da Dreadnought

Il K8 essendo composto da northbridge e CPU, per far comunicare i due core basta inserire il crossbar tra il memory controller e i due core così da garantire la comunicazione tra essi.
Mentre nel P4 e nel P3 o progetti una comunicazione interna tra i due core oppure per farli comunicare devi per forza di cose passare da fuori (il northbridge). Altrimenti devi riprogettare -almeno in parte- il core.

mi stupisci, probabilmente sei più occupato a dire di sapere le cose che a informarti: leggi (e guarda) ciò che ha riportato cdimauro... è cosa risaputa, anzi, non solo: la distinzione tra i due "modelli di dual core" di intel e amd è un aspetto che hanno affrontato tutti i siti specialistici mettendo al loro posto le cose:
- il pentium dual core: due pentium 4 presi paro paro messi in un unico package (e come poteva esser diversamente per poter fronteggiare AMD che aveva tutto già pronto?)
- l'AMD64 una tecnologia che NASCE invece con il dual core in mente, dato che sia il SRQ che il crossbar switch già predisposti per il secondo core ci sono sempre stati - anche se di core ce n'era uno solo

prova a scendere quaggiù, ogni tanto... impareresti cose nuove...

"nuove"...

[Dreadnought]

yawn... come sempre uno posta un articolo e voi due dite tutto li contrario:

dall'articolo che ho postato:
Even Intel will admit that the architecture of the Pentium D is not the most desirable as is two Pentium 4 cores literally glued together. The two cores can barely be managed independently from a power consumption standpoint (they still share the same voltage and must run in the same power state) and all communication between cores must go over the external FSB. The diagram below should illustrate the latter point pretty well:



Any communication between the two cores has to be done over the external FSB, and obviously, core-to-core communication over an external bus is slow. It particularly doesn't make sense, since the two cores are on the same die Even the 65nm successor to the Pentium D (Presler) will have this same limitation.

AMD's architecture is much more sophisticated, thanks to the K8 architecture's on-die North Bridge. While we normally only discuss the benefits of the K8's on-die memory controller, the on-die North Bridge is extremely important for dual core. Instead of having all communication between the cores go over an external FSB, each core will put its request on the System Request Queue (SRQ) and when resources are available, the request will be sent to the appropriate exec ution core - all without leaving the confines of the CPU's die. There are numerousbenefits to AMD's implementation, and in heavily multithreaded/multitasking scenarios, it is possible for AMD to have a performance advantage over Intel just because of this implementation detail alone.



cidimauro ti spiego come fare:
- leggi il post
- clicchi il link
- leggi l'articolo
- posti

per adesso l'articolo te lo posto, ma la prossima volta lo clicchi eh

[Fx]

dread... io sono davvero basito... MA E' QUELLO CHE STIAMO DICENDO NOI, VACCA BOIA... SEI TU CHE HAI APPENA DETTO CHE ANCHE GLI AMD64 SONO DUE CORE INCOLLATI ASSIEME...

incredibile

INCREDIBILE

non ho parole... hai la faccia come il

[Dreadnought]

Come vorresti collegarli i due core?

Ma la figura non ti basta? Con il crossbar switch e il system request queue che hai detto no?

Originariamente inviato da Fx

dread... io sono davvero basito... MA E' QUELLO CHE STIAMO DICENDO NOI, VACCA BOIA... SEI TU CHE HAI APPENA DETTO CHE ANCHE GLI AMD64 SONO DUE CORE INCOLLATI ASSIEME...

Ma cosa siete marito e moglie?

Non conta come sono attaccati i core, ma piuttosto la struttura logica, anche i P4 sono sullo steso die (leggi bene l'articolo, te l'ho pure messo in grassetto) solo che hanno preso lo schema di un core solo e gli hanno messo uno simmetrico di fianco, poi hanno prodotto il DIE con i due elementi (core1 e core2) ovviamente dire che i core sono incollati è un modo di dire per criticare il fatto che han fatto un lavoro a metà, ma il DIE è unico.

Amd ha fatto lo stesso con i core, ma ha aggiunto le parti che ti ho detto, creando un unico die con un solo memory controller, e il crossbar switch, che cidimauro ha puntualizzato avere anche il system requset queue (anche se non ce n'era bisogno), e poi hanno prodotto i DIE con questi 4 elementi (core1, core2, crossbar+srq, mc). Il core1 e core2 sono cque identici ai core del K8 singolo.

Non è niente di diverso da quello che ha fatto intel, solo che AMD era in vantaggio
- sia di progettazione: perchè come hai detto tu, molto probabilmente aveva già in mente il dual core.
- sia economico: perchè ha potuto raddoppiare le prestazioni prendendo il semplice progetto del single core e infilandolo in un unico die prendendo i dovuti accorgimenti, appunto quelli spiegati sopra (crossbar e MC unico)

Intel invece non puo' fare subito la stessa cosa di AMD perchè deve ripassare al processo di riprogettazione, quindi i tempi si allungano e i costi salgono.
Nè intel nè AMD hanno riprogettato i core da zero per metterne assieme 2, ci mancherebbe, altrimenti li vedevamo nel 2007

[Dreadnought]

Posso farvi una domanda a voi due?

Ma l'inglese lo sapete? perchè sennò la prox volta vi linko solo articoli in italiano, anche se ce ne sono molti meno...
Gli articoli che vi linko in inglese li ignorate completamente

[Dreadnought]

Originariamente inviato da cdimauro

Per P3 e P4 si potrebbe benissimo fare la stessa cosa: collegare il crossbar all'FSB, che poi si collega al chipset (e quindi alla memoria e all'I/O).

Eh ma dimentichi il protocollo "MESI".
Amd aveva già pensato a modificarlo per gli opetron, in modo che potessero comunicare tra loro via bus HT nelle configurazioni cluster.

Puoi darci un occhio qua, purtroppo è in inglese.
http://www.techreport.com/reviews/20...5/index.x?pg=2

[OverClocK79®]

Originariamente inviato da Dreadnought

[i]AMD's architecture is much more sophisticated, thanks to the K8 architecture's on-die North Bridge.

queste espressione cmq la trovo alquanto impropria.....
l'A64 ha una parte importante del NB integrata ossia l'MCH
ma non tutto il NB

infatti di norma il NB gestisce anke AGP-PCI-E ecc ecc
cosa che l'A64 nn fa
imho trovo + giusto dire che ha solo l'MCH integrato....

BYEZZZZZZZZZZZZZ

[Dreadnought]

Originariamente inviato da OverClocK79®

queste espressione cmq la trovo alquanto impropria.....

infatti di norma il NB gestisce anke AGP-PCI-E ecc ecc
cosa che l'A64 nn fa
imho trovo + giusto dire che ha solo l'MCH integrato....

Hai ragione, più che altro è diventato un modo di dire.

[Fx]

Originariamente inviato da Dreadnought

Non conta come sono attaccati i core, ma piuttosto la struttura logica,

ma secondo te di cosa si stava parlando? il fatto che abbia tirato fuori che intel abbia intenzione di fare i due core separati ANCHE fisicamente riflette unicamente LA DIVERSA SCELTA ARCHITETTURALE - se di scelta si può parlare - DI INTEL.

in ogni caso, RIPETO, le parti che tu dici che AMD ha "aggiunto"... c'erano già anche negli AMD64 single core...

[Dreadnought]

Originariamente inviato da Fx

se di scelta si può parlare

No appunto, intel non puo' scegliere, a meno di non riprogettare in parte l'architettura.

Non credi?

in ogni caso, RIPETO, le parti che tu dici che AMD ha "aggiunto"... c'erano già anche negli AMD64 single core...

Si è vero il signle core ne ha uno più semplice con funzione un po' meno cruciale che nel dual core. Intendevo "aggiunto" perchè e' di un'altro tipo, avendo funzione diversa.
Altrimenti *per assurdo* potevano tenere 2 core con 2 crossbar collegati ad HT e MCH separati, ma sarebbe stata una "zappata sui piedi".

Cque, nota che mentre i due core K8 possono scambiarsi dati da una cache all'altra i due core su un P4 840 no.

[Fx]

Originariamente inviato da Dreadnought

la 3^ volta che lo scrivo

guarda che io non occupo tutto quel che scrivo per contestare ciò che hanno scritto gli altri... dove cazzo la vedrai mai la contrapposizione con ciò che hai scritto non so

Originariamente inviato da Dreadnought

Si ok

si ok e BASTA, non è che ogni volta di devi sentire in dovere di dire: "si MA" giusto per non dire "si, sono d'accordo"

[Dreadnought]

Hai ragione, edito.

[cdimauro]

Originariamente inviato da Dreadnought

yawn... come sempre uno posta un articolo e voi due dite tutto li contrario:
[...]

No, è che semplicemente hai detto delle cose inesatte e t'ho corretto. Tutto qui.

cidimauro ti spiego come fare:
- leggi il post
- clicchi il link
- leggi l'articolo
- posti
per adesso l'articolo te lo posto, ma la prossima volta lo clicchi eh

Già fatto, grazie, ma vedi sopra: il problema non sta nell'articolo, ma in quello che hai scritto TU...

[cdimauro]

Originariamente inviato da Dreadnought

Ma la figura non ti basta? Con il crossbar switch e il system request queue che hai detto no?

A ma basta, ma tu hai detto questo:

Difficile che sia diversamente, dopotutto gli Athlon X2 sono sempre 2 core attaccati con l'attak

Io ti ho soltanto chiesto in che modo vorresti metterli assieme due core. Non l'hai ancora spiegato (nota le mie evidenziazioni).

Ma cosa siete marito e moglie?

Non avevi niente di meglio da dire? Si stava discutendo di questioni tecniche: hai fatto delle affermazioni e le stiamo semplicemente contestando. Non mi pare normale rispondere con delle battute assolutamente fuori luogo...

Sei capace di sostenere una discussione esclusivamente sul piano tecnico, oppure no?

Non conta come sono attaccati i core

Per te sì, a quanto pare: vedi la tua frase di cui parlavo prima. E non stavi certo parlando dei P4 dual core, ma degli Athlon X2 i cui core certamente "non sono attaccati con l'attack", proprio per come è stato realizzato il collegamento (e tra l'altro ogni core non è certo uguale a quello di un Opteron o Athlon64, visto che è stato "estirpato" del controller della memoria e dei link HyperTransport).

[cdimauro]

Originariamente inviato da Dreadnought

Posso farvi una domanda a voi due?

Ma l'inglese lo sapete? perchè sennò la prox volta vi linko solo articoli in italiano, anche se ce ne sono molti meno...
Gli articoli che vi linko in inglese li ignorate completamente

Il problema non è di conoscere o meno la lingua: è di saperne interpretare i contenuti. Ma di questo ne parlerò meglio dopo.

Eh ma dimentichi il protocollo "MESI".
Amd aveva già pensato a modificarlo per gli opetron, in modo che potessero comunicare tra loro via bus HT nelle configurazioni cluster.

Gli Opteron, come gli Athlon64 e FX adottano il MOESI, ok. Ma anche gli Athlon (da dui derivano), che non hanno nessun link HT...

Puoi darci un occhio qua, purtroppo è in inglese.
http://www.techreport.com/reviews/20...5/index.x?pg=2

Visto che è in inglese e che fai tanta scena, adesso mi fai vedere che c'entra il protocollo di coerenza della cache con le due differenti implementazioni dual core? E magari, tanto per gradire, mi riporti il pezzo di quell'articolo e mi fai vedere il collegamento logico fra le due cose.

Fai conto che sia un completo idiota: spiegami per filo e per segno come stanno le cose, e fammi anche vedere come c'entra il tuo messaggio di cui sopra che ho quotato all'inizio della nostra discussione.

Si ben chiaro: ogni tuo tentativo di uscire fuori dal seminato e di cambiare discorso sarà da me interpretato come un tuo puerile tentativo di saltare il fosso perché non sei in grado di sostenere la discussione.
Non è che non mi di fidi di te (d'altra parte non fai che vantare conoscenze tecniche in materia e conoscenza della lingua inglese: per te dovrebbe essere una sciocchezza soddisfare la curiosità di un completo idiota), ma è che... proprio non mi fido, eh! Questo giusto per mettere le mani avanti...

POI, se non l'hai ancora capito e visto che non ne sei capace, ti spiego anche perché ho quotato quel tuo messaggio e le inesattezze in esso sono contenute.
Tecnicamente e chiaramente, senza andare a scomodare la conoscenza della lingua inglese e le battutine su mogli e mariti, che "non c'azzeccano" proprio e lasciano il tempo che trovano...

[Dreadnought]

Scusa ma non è che mi paghi (è già buona che ho visto che avevi postato), non ho tempo da buttare per spiegarti per filo e per segno quello che non hai capito, ti posto il link fattelo bastare :/
Dici che io sono quello che non è capace di reggere la discussione sul piano tecnico e poi vai sul piano personale, mi chiedi si dpiegarti qualcosa perchè "non ti fidi" e tanto per aggiungere ti abbassi ad infantilismi e provocazioni, tipo quello di chiedermi di spiegarti per filo e per segno aspettando magari qualche mio errore o imprecisione su cui aggraparti...

Parlare in questo modo con te mi pare di ritornare alle elementari con le celebri frasi "Io lo so ma non te lo dico" ...ma se vuoi metterla su questo piano ti accontento, così avrai di che scervellarti per i prossimi 4 giorni per preparare un'altra volta le ventose.

Hai detto che i due core athlon 64 sono collegati dal system request interface, invece non è corretto, appunto perchè si chiama "interface" fa da interfaccia al crossbar controller che è appunto integra un semplice switch (o anche qualcosa più complesso di un multiplexer con una ampiezza di vari bit) che permette di scambiare dati tra varie parti elettroniche.
Che poi l'SRI possa creare una coda di richieste che sono smistate oppure che le invii direttamente non lo so, non ho trovato paper che lo spighino, ma dire che i due core comunicano tramite l'SRI è sbagliato, il collegamento è mantenuto attivo dal crossbar controller, che essendo simile ad un multiplexer è l'unico elemento elettronico che possa permette collegamenti garantendo la latenza di una cache.

Nel caso degli athlon single core il crossbar scambia dati tra la cache del core e l'HT o l'MCH, nel caso degli athlon dual core, il crossbar è stato riprogettato inserendo un 4° elemento, ovvero il 2° core, così che possa scambiare i dati in cache direttamente con il primo core, sfruttando i vantaggi della sua architettura interna e della flag di owner sui blocchi della memoria. I collegamenti attivi passano da 2 (core1-ht; core1-mch) a 5 (core1-core2 + due volte i collegamenti di prima).

Tra l'altro hai scritto che il core dell'athlon singolo è diverso dal core dell'athlon x2, perchè al primo han tolto il memory controller. Questo non è propriamente corretto, visto che il memory controller non fa parte del core, sono due cose prettamente distinte.
Quando amd ha fatto la nuova revision F (il Venice) con l'MCH modificato per supportare migliori timings della ram non ha certo riprogettato tutto il core, ma solo la parte dell'MCH.

I due core negli athlon x2 sono isolati non solo per convenienza, ma anche per necessità, allo scopo di garantire coerenza di segnale, visto che il progetto di ogni core non è rifatto da capo passando da single a dual core.
Allo stesso modo dei due core prescott in un dual P4, che nonostante siano in un unico DIE sono separati.
L'unico modo in cui comunicano i core degli athlon x2 è identico al modo di comunicare degli athlon single core, ovvero via un crossbar.
Così come l'unico modo di comunicare dei due P4 è lo stesso di un p4 singolo, ovvero tramite il northbridge.

Dici che il protocollo moesi non centra col fatto che i due core p* non possono essere collegati assieme, o qualcosa del genre, in effetti non ti sei spiegato in modo cristallino
E perchè quindi amd l'ha introdotto? per sport?

Prendi ad esempio un dual P4 o P-M: il core1 prende un dato dalla RAM usando banda CPU-RAM [1], il dato viene caricato in cache e viene marcato Exclusive, poi il core2 prende lo stesso dato dalla RAM (usando banda CPU-RAM [2]) e il blocco viene marcato Shared, ora il core2 fa una modifica al blocco che viene marcato Modified e il blocco nella cache del core1 che fa riferimento ai medesimi dati in ram viene Invalidato, in parole povere non c'è più.
Ora il core1 pero' doveva modificare di nuovo il dato, ma per farlo deve
1) aspettare che la cache del core 2 faccia il writeback usando banda RAM-CPU [3]
2) ricaricare il blocco modificato dal core2 usando banda CPU-RAM (un'altra volta [4]) il blocco viene marcato Exclusive, e successivamente Modified, poi i protocolli di writeback ci pensano da soli a rimettere a posto la coerenza cache-RAM usando (di nuovo [5]) la banda CPU-RAM.

Ora mettiamo un crossbar tra i due P*, cambia qualosa? Si, potrebbe eliminare solo il secondo accesso alla ram [2], e il core1 potrebbe passare al core2 il medesimo blocco di cache cambiandolo da Exclusive a Shared.
Pero' visto che ogni volta che i due core accedono alla medesima area della ram contemporaneamente in scrittura ci troviamo sempre con un blocco della cache invalidato e uno modificato. Non essendoci la flag Owner, il blocco in cache modificato non puo' passare da una cahce all'altra come sui due core di un athlon x2 e fare il writeback una volta senza creare incoerenze in RAM.

Quindi se non può esserci comunicazione efficiente tra le cache che senso ha far comunicare le due CPU a livello di cache?

Non mi pare cque di aver detto di più di quello che c'è scritto qua:
http://www.techreport.com/reviews/20...5/index.x?pg=2
Poi non capisco perchè ti è così difficile il nesso, è un articolo che parla del dual core, ha appena descritto l'architettura dell'athlon x2 e non per niente tira fuori subito la differenza tra il MESI degli xeon e il MOESI delgi athlon multiprocessore.