[Thread Ufficiale] Aspettando ZEN

[bjt2]

Originariamente inviato da paolo.oliva2

Una curiosità. Chi cacchio è intervenuto? La CIA? Il KGB? I servizi segreti cinesi? Non capisco... mi sembra strano... uno perde la faccia pubblicamente e si scusa, il moderatore cinese del forum Baidu (che essendo Cina se ne può sbattere altamente di qualsiasi cosa o rivalsa possa fare l'occidente) cancella l'articolo, individua chi l'ha fatto e posta con cosa l'ha fatto (E5 2660), ed il tutto in 24h. Lisa Su è dei servizi segreti?

Il tizio sospetta che sia stato egli stesso a cancellarlo... Sarebbe una cattiva pubblicità per un sito che vende componenti e sistemi assemblati...

[bjt2]

https://youtu.be/Ln9WKPEHm4w?t=1h20m04s

Qui se ho capito bene dice che la coda di ritiro FP è indipendente e separata da quella INT... Questo vuol dire che può ritirare 8+8=16 istruzioni per ciclo, contro le 8 di skylake...
Qualcuno che capisce bene l'inglese può dare un ascolto od ho le travvegole?

EDIT: poi ho capito perchè dicono 20MB di cache. La cache L3 ha i tag anche di tutti i dati nelle altre cache L2. Se un core richiede un dato che non è nella L3 ma in una L2 di un altro core, questo viene spedito core to core... Quindi è come fossero 16+4MB di cache con 4 MB più veloci e 16 più lenti...

[capitan_crasy]

Originariamente inviato da paolo.oliva2

Una curiosità. Chi cacchio è intervenuto? La CIA? Il KGB? I servizi segreti cinesi? Non capisco... mi sembra strano... uno perde la faccia pubblicamente e si scusa, il moderatore cinese del forum Baidu (che essendo Cina se ne può sbattere altamente di qualsiasi cosa o rivalsa possa fare l'occidente) cancella l'articolo, individua chi l'ha fatto e posta con cosa l'ha fatto (E5 2660), ed il tutto in 24h. Lisa Su è dei servizi segreti?

E probabile che tu non ti ricordi ma di FAKE del genere ne sono passati parecchi negli scorsi thread...

[paolo.oliva2]

Originariamente inviato da capitan_crasy

E probabile che tu non ti ricordi ma di FAKE del genere ne sono passati parecchi negli scorsi thread...

Mi ricordo, ma mi ricordo che erano rimati fino alla presentazione ufficiale...

[bjt2]

Mamma mia...
Alla fine di quel video c'è la sessione di domande e risposte...
Sono gasatissimo...
Le più interessanti:

L1D ha ECC? Si. Aggiunge latenza? No.
Bus cache L3. Domanda in 2 step perchè il tizio non è stato chiaro la prima volta. E' 32 byte per direzione? No, totale. Ma 4 transazioni per ciclo. (da notare che il tizio era di INTEL)

La microcode rom: un tizio si chiede se la microcode dove è li causa problemi con istruzioni microcodificate in un loop, perchè non va nella uop cache. Il tizio risponde che questi diagrammi non sono accurati. Nella microopcache (come avevo pensato io ) va il puntatore allo start nella microcode rom e poi si parte da li, così non si spreca spazio...

uop cache size: non lo dice... Dice che lo diranno dopo l'uscita...

[riuzasan]

Originariamente inviato da bjt2

https://youtu.be/Ln9WKPEHm4w?t=1h20m04s

Qui se ho capito bene dice che la coda di ritiro FP è indipendente e separata da quella INT... Questo vuol dire che può ritirare 8+8=16 istruzioni per ciclo, contro le 8 di skylake...
Qualcuno che capisce bene l'inglese può dare un ascolto od ho le travvegole?

EDIT: poi ho capito perchè dicono 20MB di cache. La cache L3 ha i tag anche di tutti i dati nelle altre cache L2. Se un core richiede un dato che non è nella L3 ma in una L2 di un altro core, questo viene spedito core to core... Quindi è come fossero 16+4MB di cache con 4 MB più veloci e 16 più lenti...

Thx Bjt2, me l'ero perso.

[paolo.oliva2]

Originariamente inviato da bjt2

Mamma mia...
Alla fine di quel video c'è la sessione di domande e risposte...
Sono gasatissimo...
Le più interessanti:

L1D ha ECC? Si. Aggiunge latenza? No.
Bus cache L3. Domanda in 2 step perchè il tizio non è stato chiaro la prima volta. E' 32 byte per direzione? No, totale. Ma 4 transazioni per ciclo. (da notare che il tizio era di INTEL)

La microcode rom: un tizio si chiede se la microcode dove è li causa problemi con istruzioni microcodificate in un loop, perchè non va nella uop cache. Il tizio risponde che questi diagrammi non sono accurati. Nella microopcache (come avevo pensato io ) va il puntatore allo start nella microcode rom e poi si parte da li, così non si spreca spazio...

uop cache size: non lo dice... Dice che lo diranno dopo l'uscita...

Quindi... a parte che che ci avevi beccato in dei punti... praticamente Keller... quanto ha stravolto, cosa ha stravolto e eventualmente quale potrebbe essere il range di guadagno. E' possibile che qualche cosa di tutta sta roba ancora non sia implementata e magari ci sia qualche worck-around?

BD e Zen si dice che avevano lo stesso sviluppo iniziale, poi AMD ha optato per Zen (probabile perchè il CMT non richiedeva interventi sull'IPC essenziali come l'SMT), ma è indubbio che sviluppo BD e evoluzione Zen possono avere delle cose in comune (almeno per quanto riguarda il risparmio energetico). Comunque AMD avrà sviluppato architetturalmente almeno su carta Zen in contemporanea a BD... ma dalla carta al silicio non sarebbe una montagna di cose? Come cacchio hanno fatto a fare il tutto in 1 anno sul 14nm GF? E poi con molta sicurezza, perchè avrebbero potuto comunque realizzare XV e fare tipo un tick tock all'Intel...

Ho scritto stronzate?

[techfede]

Originariamente inviato da bjt2

https://youtu.be/Ln9WKPEHm4w?t=1h20m04s

Qui se ho capito bene dice che la coda di ritiro FP è indipendente e separata da quella INT... Questo vuol dire che può ritirare 8+8=16 istruzioni per ciclo, contro le 8 di skylake...
Qualcuno che capisce bene l'inglese può dare un ascolto od ho le travvegole?

EDIT: poi ho capito perchè dicono 20MB di cache. La cache L3 ha i tag anche di tutti i dati nelle altre cache L2. Se un core richiede un dato che non è nella L3 ma in una L2 di un altro core, questo viene spedito core to core... Quindi è come fossero 16+4MB di cache con 4 MB più veloci e 16 più lenti...

Dice "the 8-wide retire is independent of integer and floating point".
Detta così sembra che la coda di ritiro 8-wide è indipendente da quella int e fp, ma non so se ha senso
Probabilmente ha più senso come hai detto tu, però diciamo che non si è espresso bene nemmeno lui, se è quello che voleva dire

[bjt2]

Originariamente inviato da paolo.oliva2

Quindi... a parte che che ci avevi beccato in dei punti... praticamente Keller... quanto ha stravolto, cosa ha stravolto e eventualmente quale potrebbe essere il range di guadagno. E' possibile che qualche cosa di tutta sta roba ancora non sia implementata e magari ci sia qualche worck-around?

BD e Zen si dice che avevano lo stesso sviluppo iniziale, poi AMD ha optato per Zen (probabile perchè il CMT non richiedeva interventi sull'IPC essenziali come l'SMT), ma è indubbio che sviluppo BD e evoluzione Zen possono avere delle cose in comune (almeno per quanto riguarda il risparmio energetico). Comunque AMD avrà sviluppato architetturalmente almeno su carta Zen in contemporanea a BD... ma dalla carta al silicio non sarebbe una montagna di cose? Come cacchio hanno fatto a fare il tutto in 1 anno sul 14nm GF? E poi con molta sicurezza, perchè avrebbero potuto comunque realizzare XV e fare tipo un tick tock all'Intel...

Ho scritto stronzate?

Questa è roba che dovrebbe essere già dentro l'architettura... Io penso che stiano nascondento ST e cinebench perchè ci sono delle sorprese...

[bjt2]

Originariamente inviato da techfede

Dice "the 8-wide retire is independent of integer and floating point".
Detta così sembra che la coda di ritiro 8-wide è indipendente da quella int e fp, ma non so se ha senso
Probabilmente ha più senso come hai detto tu, però diciamo che non si è espresso bene nemmeno lui, se è quello che voleva dire

Comunque ha senso, perchè in SMT è partizionata. 4 per thread mi sembrano poche...

[affiu]

domanda aperta a tutti:

Fino a quello che si è discusso e visto fino ad oggi, qualcuno potrebbe, sempre approssimativamente, dirmi quando farà uno zen x8 a 4,5ghz?

In poche parole quanto farebbe con 1,1ghz IN PIU rispetto a quello visto nell'evento ryzen su tutti gli 8 core, con tanto di sistemi a risparmio attivi(nell'uso che faccio del processore mi va bene) o meno?

rispetto ai bench presentati all'evento del 13 dicembre di quest'anno, cioè blender e l'altro che non mi ricordo, quanto più veloce andrebbe?

Cioè se facessero uno zen x8/16threads , stile aggressimo come frequenze di un fx 9590, tipo 140W tdp, 4,5ghz + turbo 5ghz il tutto a 14nm!....non se ne uscissero con il giorno?...belli puliti puliti sugli scaffali a prezzo aggressivo ach'esso, anche se è un pò troppo impegnativo definirlo approssimativamente.
A quando deve viaggiare in frequenza un fx 8350 per pareggiarlo?...10ghz

[bjt2]

Su anand comunque hanno fatto notare che il tizio intel alla fine, a parte che non ha manco ringraziato, ma era un po' nervoso e "tossiva" per schiarirsi la voce spesso...

[Piedone1113]

Originariamente inviato da bjt2

Su anand comunque hanno fatto notare che il tizio intel alla fine, a parte che non ha manco ringraziato, ma era un po' nervoso e "tossiva" per schiarirsi la voce spesso...

Beh, se metti un lupo in mezzo a cento arieti (o montoni alias maschio della pecora) anche lui sarebbe nervoso e si preoccuperebbe di non innervosire nessuno

[Gioz]

Originariamente inviato da paolo.oliva2

Guardiamo BD.
In poche parole l'8350 ha un determinato Vcore def, che non è soggettivo al procio, ma diciamo il Vcore più alto rispetto alla mandata e al tipo di selezione.
Esempio... io posso avere nella stessa mandata 1,28V per 4GHz, 1,31V, 1,26V. L'8350 a 1,35V non supera i 125W, a 1,42V non supera 125W in Turbo 4 core 4,2GHz.
A sto punto che al procio bastino 1,28V per 4Ghz o 1,35V, comunque verrà assegnato 1,35V, idem nel turbo.
Il TDP predittivo lo considero a questo modo, dove un 8320 ha dei parametri Vcore/frequenza per QUELLA selezione, l'8350 idem, l'8370 idem e il 9590 idem ancora.

è una cosa normale in ogni ambito questa:
valuti il caso peggiore (vcore più alto "necessario" in questo caso) ed applichi quello perché sai che non ci saranno problemi;
lo stesso tdp è riferito ad una temperatura ambientale di esercizio che, ad esempio, non è 12°C proprio perché possa essere considerata una sorta di caso peggiore tollerabile.
anche se prendi un amplificatore potresti avere un funzionamento praticamente perfetto con una tensione di alimentazione inferiore rispetto alla specifica riportata nel datasheet, ma ti indicano un valore di funzionamento certo.

Originariamente inviato da affiu

domanda aperta a tutti:

Fino a quello che si è discusso e visto fino ad oggi, qualcuno potrebbe, sempre approssimativamente, dirmi quando farà uno zen x8 a 4,5ghz?

In poche parole quanto farebbe con 1,1ghz IN PIU rispetto a quello visto nell'evento ryzen su tutti gli 8 core, con tanto di sistemi a risparmio attivi(nell'uso che faccio del processore mi va bene) o meno?

rispetto ai bench presentati all'evento del 13 dicembre di quest'anno, cioè blender e l'altro che non mi ricordo, quanto più veloce andrebbe?

Cioè se facessero uno zen x8/16threads , stile aggressimo come frequenze di un fx 9590, tipo 140W tdp, 4,5ghz + turbo 5ghz il tutto a 14nm!....non se ne uscissero con il giorno?...belli puliti puliti sugli scaffali a prezzo aggressivo ach'esso, anche se è un pò troppo impegnativo definirlo approssimativamente.
A quando deve viaggiare in frequenza un fx 8350 per pareggiarlo?...10ghz

secondo me siamo nel dominio dell'improbabile.
mi sembrano troppe ipotesi tutte insieme per poter anche solo formualre qualcosa di plausibile.
anche prendendo per certezze assolute le poche informazioni ufficiali non sarebbe possibile fare proporzioni e/o valutazioni su una scala che data una condizione X permetta di determinare quella Y.

[paolo.oliva2]

Boh... oggi ho qualche neurone che mi lavora in più (o in meno)... mi sono venuti dei dubbi.

Cioè... l'FO4 può ottimizzare il consumo tra il gioco IPC * Frequenza nel risultato della medesima potenza.
fin qui ho capito... ma nel risultato comunque le unità logiche arrivano comunque a consumare, nel senso che nella stessa unità di tempo o in un modo o nell'altro risolvono le stesse operazioni.
Ora... evitiamo commenti perchè faccio un esempio, Zen potrebbe arrivare allo stesso valore di istruzioni elaborate con una frequenza maggiore ma con un IPC minore rispetto al 6900K, e magari consumando un po' meno per via che l'FO4 ottimizzerebbe il cosumo.
Però le unità logiche comunque elaborano gli stessi dati, quindi comunque il consumo non può essere molto diverso... e se il silicio 14nm Intel è migliore del 15% di quello GF, come cacchio fa Zen ad ottenere potenze simili ma addirittura consumare meno?
Possono tutti sti canali avanti e indietro e parallelli in qualche modo ridurre i transistor necessari? In fin dei conti le info di Zen lo danno 170/180mmq vs un 6900K che è circa 200mmq...

[Piedone1113]

Originariamente inviato da paolo.oliva2

Boh... oggi ho qualche neurone che mi lavora in più (o in meno)... mi sono venuti dei dubbi.

Cioè... l'FO4 può ottimizzare il consumo tra il gioco IPC * Frequenza nel risultato della medesima potenza.
fin qui ho capito... ma nel risultato comunque le unità logiche arrivano comunque a consumare, nel senso che nella stessa unità di tempo o in un modo o nell'altro risolvono le stesse operazioni.
Ora... evitiamo commenti perchè faccio un esempio, Zen potrebbe arrivare allo stesso valore di istruzioni elaborate con una frequenza maggiore ma con un IPC minore rispetto al 6900K, e magari consumando un po' meno per via che l'FO4 ottimizzerebbe il cosumo.
Però le unità logiche comunque elaborano gli stessi dati, quindi comunque il consumo non può essere molto diverso... e se il silicio 14nm Intel è migliore del 15% di quello GF, come cacchio fa Zen ad ottenere potenze simili ma addirittura consumare meno?
Possono tutti sti canali avanti e indietro e parallelli in qualche modo ridurre i transistor necessari? In fin dei conti le info di Zen lo danno 170/180mmq vs un 6900K che è circa 200mmq...

L' F04 è indice della catena logica meno incline a salire di frequenza nella cpu.
Se dividi la cpu in settori logico, ipotizziamo 50, di cui 49 capaci di 5 GHz ed uno di 1 GHz o lo fai lavorare in modo asincrono, oppure sei limitato ad 1 GHz.
La complessità ideale della cpu è limitata anche dal silicio ed un f04 di 13 può essere lOptimum su un pp che non sale.
Considera che la tecnologia Core è nata sul 45nm, ed ormai è vecchia ed ha bisogno di una profonda revisione su questi pp ( anche se Cesare non è d'accordo) mentre Zen è nata per il 20nm, cucita su misura, teoricamente più efficiente.

[george_p]

Direttamente dal canale youtube di amd:
https://www.youtube.com/user/amd/videos

Delle'evento New Horizon comunque.

[paolo.oliva2]

Originariamente inviato da Piedone1113

L' F04 è indice della catena logica meno incline a salire di frequenza nella cpu.
Se dividi la cpu in settori logico, ipotizziamo 50, di cui 49 capaci di 5 GHz ed uno di 1 GHz o lo fai lavorare in modo asincrono, oppure sei limitato ad 1 GHz.
La complessità ideale della cpu è limitata anche dal silicio ed un f04 di 13 può essere lOptimum su un pp che non sale.
Considera che la tecnologia Core è nata sul 45nm, ed ormai è vecchia ed ha bisogno di una profonda revisione su questi pp ( anche se Cesare non è d'accordo) mentre Zen è nata per il 20nm, cucita su misura, teoricamente più efficiente.

Capito a grandi linee. In teoria il nuovo salto di Zen che sarebbe sul 7nm ma mi sembra 14 sarebbe ancora "compatibile".
Quindi KabyLake dovrebbe essere ancora sulla vecchia ottimizzazione, ma sarebbe probabile che con il salto al 10nm Intel cambi qualche cosa?

[capitan_crasy]

Clicca qui...

[Free Gordon]

Originariamente inviato da bjt2

uop cache size: non lo dice... Dice che lo diranno dopo l'uscita...

E' così importante..?