[Thread Ufficiale] Aspettando ZEN

[bjt2]

Originariamente inviato da gridracedriver

24~32watt , un po come dire 95~125watt

Ha rettificato su twitter... Resta l'ipotesi di 1 Zen FPU=4 NEON... Ho supposto che a 2.4GHz, un core Zen non consumi più di 5-6 W...
Il 32 core allora può darsi che sia 2.2-2.3Ghz...

[paolo.oliva2]

Originariamente inviato da AceGranger

guarda che era gia tutto schedulato da tempo è; si è saputo di Skylake-E esattamente come si è saputo di Broadwell-E e di Haswell-E; l'anomalia è stato Broadwell-E che è uscito in ritardo e che ha dilatato le tabelle di marcia che pero gia si conoscevano.

Io ho riportato l'articolo tale e quale l'hanno postato 3 testate (in anticipo con i tempi). Se in 5 anni ha commercializzato 3 release, per me sono quasi 2 anni a release e mi sembra che 1 anno e forse meno per la prox quando ancora Broadwell non si è ancora attestato...

Non credo proprio che l'abbiano presa in contro piede, anche perchè fin quando non c'è motivo di lanciare qualche cosa non si lancia; non mi pare che Intel abbia problemi di core è; domani potrebbe anche lanciare il 12 core se volesse, o tagliare abbondantemente il prezzo dei 6 core e far sparire i 4 core K.

Se me lo dici ora se ha già in programma di fare ste cose... perchè non vorrei che se le facesse dopo Zen, troverei lo stesso commento che AMD non c'entra nulla e l'aveva previsto da tempo.

Fino ad ora non ha fatto nulla perchè gli piace fare almeno 2 Miliardi di utili a trimestre mantenendo elevato il margine su ogni CPU.

Appunto, è per questo che tutti aspettiamo Zen, non per far fare meno utili ad Intel, quello è un problema di chi acquista (o meglio sponsorizza) Intel, ma per acquistare un procio ad un prezzo "onesto" (cit CEO AMD) di mercato.
P.S.
Come hai scritto tu, se poi taglia abbondantemente il prezzo degli X6 e fa sparire gli X4 K, lo può fare (io spero che lo DEBBA fare, perchè sul può fare ho i miei dubbi), ma trovo un po' imbarazzante la cosa... sia da parte di tutti quelli che dicono che i prezzi Intel sono giusti, per poi ritrovarsi da un giorno all'altro che al posto del 6700K non più in produzione si potevano prendere un i7 X6 3,5GHz o magari l'X8, ma anche da parte Intel... onestamente la faccia un po' la perderebbe.

[tuttodigitale]

Originariamente inviato da bjt2

In che senso?

io ho capito in quel senso

[tuttodigitale]

Originariamente inviato da bjt2

Dalla discussione su semiaccurate ho imparato che la FPU NEON non è 1/4 di quella Zen, come io ho assunto, ma 1/2... Meglio ancora...
Vuol dire che un core Zen dissipa 3-4W a 2.4GHz e 0.8V...

se consideri che OGGI il solo modulo XV (2 core) consuma 2,5W a 1,7GHz e circa 4,5W a 2,4GHz, non mi pare tutto questo gran risultato......ti sei mantenuto forse persino alto con i consumi...

Ps speriamo che il fo4 sia basso....

edit
se il fo4 è quello di BD, e facciamo finta che AMD utilizza per ZEN sempre le librerie 9T (se non lo sono, a maggior ragione la frequenza deve essere alta, e ZEN sarebbe un core estremamente compatto per il throughput -> bassi consumi a parità di fo4), la complessità di un dual core ZEN sarebbe pari al 170% di un modulo XV...questo starebbe a significare, alla buona che questo ipotetico ZEN (FO4 17, 14nm HDL) su 28nm, nell'ipotesi che il rapporto delle aree cache/core con i 14nm resti invariato (in realtà dovrebbe essere più alto....analisi pessimistica) e che il consumo medio dei transistor sia il medesimo, consumerebbe circa 85% di un modulo XV

ZEN 28nm 1,7GHz@2,1W
ZEN 28nm 2,4GHz@3,8W

+17% di clock, a parità di consumi(aumento di clock reale delle soluzioni ulv di Intel, da haswell a skylake in un range di frequenze comparabile)

ZEN 14nm 2,85@3,8W
l'incognita è il fo4.... ma se fosse basso (non necessariamente ai livelli di BD)....
ovviamente questo è il consumo grezzo, che non tiene conto dei MC...

Ma anche così un x2 da 2,85 potrebbe benissimo rientare in soluzioni da 12W di TDP.

considerando invece un risparmio del 35% di consumo (AMD per polaris ha dichiarato che l'efficienza per il semplice passaggio ai finfet è aumentata del 70%, ovvero -42%)

abbiamo
ZEN 14nm 2,4GHz@2,5W...
praticamente ci potrebbe scappare un APU quad core ZEN (sempre se le ipotesi sono vere) in soli 15W di TDP....

Per estensione
32 core ZEN a 2,4GHz consumerebbero solo 80W..., ovviamente va aggiunto il consumo dei MC (8 canali) ecc,
deduco, che ZEN avesse un fo4 basso la soluzione di punta opteron avrebbe frequenze nelle vicinanze dei 3GHz....

[digieffe]

Originariamente inviato da bjt2

In che senso?

in tutti i sensi






Edit: che almeno ti pubblichi i post sui 3 siti

[bjt2]

Originariamente inviato da tuttodigitale

se consideri che OGGI il solo modulo XV (2 core) consuma 2,5W a 1,7GHz e circa 4,5W a 2,4GHz, non mi pare tutto questo gran risultato......ti sei mantenuto forse persino alto con i consumi...

Ps speriamo che il fo4 sia basso....

edit
se il fo4 è quello di BD, e facciamo finta che AMD utilizza per ZEN sempre le librerie 9T (se non lo sono, a maggior ragione la frequenza deve essere alta), la complessità di un dual core ZEN sarebbe pari al 170% di un modulo XV...questo starebbe a significare, alla buona che questo ipotetico ZEN (FO4 17, 14nm HDL) su 28nm, nell'ipotesi che il rapporto delle aree cache/core con i 14nm resti invariato (in realtà dovrebbe essere più alto....analisi pessimistica) e che il consumo medio dei transistor sia il medesimo, consumerebbe circa 85% di un modulo XV

ZEN 28nm 1,7GHz@2,1W
ZEN 28nm 2,4GHz@3,8W

Allora... Cerchiamo di non essere troppo ottimistici... Tempo fa ero redattore per xtremehardware e sono andato a rileggermi l'articolo che scrissi per bulldozer... E' vero che si può sempre migliorare, ma BD è stato fatto in quel modo per avere +80% dal secondo thread con solo il 12% in più di area... Ora purtroppo l'IPC di partenza già non era un granchè e sappiamo tutti com'e finita... Non sarei troppo ottimista sul fatto che un core Zen abbia meno transistors di un modulo BD, perchè già BD ha pochi transistors per i 2 thread... Cache L0, loop cache, stack cache, checkpointing e altre cose che possono aumentare l'IPC hanno un costo... E' vero che ci sono 2 agu 4 decoder e 2 unità L/S in meno, ma tutta la logica ha un costo... Altrimenti dobbiamo dire che sono stati dei cretini se a quel tempo hanno fatto BD così, quando con gli stessi transistors si poteva fare come è zen ora...
Io penso che al netto della cache, Zen abbia più transistors... Non molti ma di più...

Ora se supponiamo che Zen abbia lo stesso FO4 di BD e vediamo che una FPU a 2.41GHz sul 14nm consuma come la stessa FPU sul 28nm a 1GHz, non abbiamo dati su 1GHz, ma a 1.7GHz (2.5W). Quindi possiamo pensare che un core Zen consumi 2W a 2.4GHz... Quindi un 32 core può essere al max 65W a 2.4GHz, abbondantemente a 2.6-2.8GHz a 95W, 2.8-3GHz a 125W e 3-3.2GHz a 140W...

E l'8 core, con il quadruplo del budget a questo punto può incrementare il clock di almeno un 50% e quindi 3.9-4.2GHz a 95W...

Originariamente inviato da digieffe

in tutti i sensi






Edit: che almeno ti pubblichi i post sui 3 siti

Io preferisco il senso più porcelloso...

[paolo.oliva2]

Originariamente inviato da tuttodigitale

se consideri che OGGI il solo modulo XV (2 core) consuma 2,5W a 1,7GHz e circa 4,5W a 2,4GHz, non mi pare tutto questo gran risultato......ti sei mantenuto forse persino alto con i consumi...

Ps speriamo che il fo4 sia basso....

edit
se il fo4 è quello di BD, e facciamo finta che AMD utilizza per ZEN sempre le librerie 9T (se non lo sono, a maggior ragione la frequenza deve essere alta), la complessità di un dual core ZEN sarebbe pari al 170% di un modulo XV...questo starebbe a significare, alla buona che questo ipotetico ZEN (FO4 17, 14nm HDL) su 28nm, nell'ipotesi che il rapporto delle aree cache/core con i 14nm resti invariato (in realtà dovrebbe essere più alto....analisi pessimistica) e che il consumo medio dei transistor sia il medesimo, consumerebbe circa 85% di un modulo XV

ZEN 28nm 1,7GHz@2,1W
ZEN 28nm 2,4GHz@3,8W

Io non comprendo una cosa (entrambi sul 28nm):

modulo XV (2 core) consuma 2,5W a 1,7GHz vs Zen 1,7GHz@2,1W (Zen -0,4W)
Modulo XV circa 4,5W a 2,4GHz vs ZEN 2,4GHz@3,8W (Zen - 0,7W)

Su questi dati, a parità di frequenza, il core Zen consuma meno del modulo XV, il che vuol dire <TDP a parità di frequenza Zen vs XV = >frequenza a parità di TDP per Zen vs XV.

Su altri forum, come ho postato, ipotizzano che XV sul 14nm avrebbe una frequenza def di 4,5GHz (sempre valutando i vantaggi del 14nm sul 28nm).
Ma se Zen consuma meno a parità di frequenza... se XV X16 avrebbe 4,5GHz sul 14nm nei 125W, Zen o avrebbe sempre 4,5GHz ma meno TDP o stesso TDP ma >4,5GHz.

Va bene margini d'errore e quant'altro... ma da queste previsioni a prospettare Zen 3,5GHz 140W, manco fosse X16+16...

Ma ci sono cose non perfettamente certe o è unicamente un discorso di bandiera la contestazione? Non è nè retorica nè ironia... vorrei solamente capire il giudizio/previsione più bilanciato possibile...

[tuttodigitale]

Originariamente inviato da bjt2

....

sulla complessità mi sono basato sulle misure del core in rapporto alla cache...

Originariamente inviato da bjt2

E' vero che si può sempre migliorare, ma BD è stato fatto in quel modo per avere +80% dal secondo thread con solo il 12% in più di area...

credo che questa sia la più grande bufala....5% sul die e 12% rispetto al modulo....
un'altra slide sempre di AMD parla di un costo pari al +50% per un throughput pari al +80%(in realtà più vicino a 70, con le soluzioni BD-PD)...aumento efficienza pari al 20% (reale <15%)...
IBM per il suo power5 dichiarò un costo del 30% per un throughput del 50%: aumento efficienza 15%..

Originariamente inviato da bjt2

Non sarei troppo ottimista sul fatto che un core Zen abbia meno transistors di un modulo BD, perchè già BD ha pochi transistors per i 2 thread...

non è proprio vero, in realtà un modulo BD è più grande del 10% rispetto a SB (parlo di core e cache l1) e praticamente il doppio di k10 (9,69mmq k10 vs 19,2 mmq di un modulo PD)...
Nonostante ciò il throughput è più basso.
Le prestazioni per superficie (core + l1), clock to clock, sono (a memoria):
100 k10
87 SB
75 PD

le scarse prestazioni per transistor, sono condizionate dai numerosi stadi e dal fatto che abbia risorse separate, di più difficile sfruttamento..

Originariamente inviato da bjt2

Non sarei troppo ottimista sul fatto che un core Zen abbia meno transistors di un modulo BD, perchè già BD ha pochi transistors per i 2 thread... Cache L0, loop cache, stack cache, checkpointing e altre cose che possono aumentare l'IPC hanno un costo... E' vero che ci sono 2 agu 4 decoder e 2 unità L/S in meno, ma tutta la logica ha un costo...

come dicevo su, mi sono basate sul die. e nella fattispecie ho ipotizzato che il rapporto tra il livello di integrazione cache/core fosse il medesimo.
PS considera anche con l'ipotetico +40-30% su XV, significa aumentare le prestazioni per superficie, (nell'ipotesi sopra) solo del 4%...e quindi essere abbondantemente sotto Intel....

[bjt2]

Originariamente inviato da tuttodigitale

sulla complessità mi sono basato sulle misure del core in rapporto alla cache...


credo che questa sia la più grande bufala....5% sul die e 12% rispetto al modulo....
un'altra slide sempre di AMD parla di un costo pari al +50% per un throughput pari al +80%(in realtà più vicino a 70, con le soluzioni BD-PD)...aumento efficienza pari al 20% (reale <15%)...
IBM per il suo power5 dichiarò un costo del 30% per un throughput del 50%: aumento efficienza 15%..


non è proprio vero, in realtà un modulo BD è più grande del 10% rispetto a SB (parlo di core e cache l1) e praticamente il doppio di k10 (9,69mmq k10 vs 19,2 mmq di un modulo PD)...
Nonostante ciò il throughput è più basso.
Le prestazioni per superficie (core + l1), clock to clock, sono (a memoria):
100 k10
87 SB
75 PD

le scarse prestazioni per transistor, sono condizionate dai numerosi stadi e dal fatto che abbia risorse separate, di più difficile sfruttamento..


come dicevo su, mi sono basate sul die. e nella fattispecie ho ipotizzato che il rapporto tra il livello di integrazione cache/core fosse il medesimo.
PS considera anche con l'ipotetico +40-30% su XV, significa aumentare le prestazioni per superficie, (nell'ipotesi sopra) solo del 4%...e quindi essere abbondantemente sotto Intel....

Spero che sia come dici tu... Anche considerando che GF si bulla del fatto che la cache ad alta densità è del 15% più densa della concorrenza (INTEL?), quindi se tu hai ipotizzato una dimensione della cache L3 in base alla densità di INTEL potresti averla sovrastimata e quindi il core zen potrebbe essere più piccolo!
Non ricordo dove vidi la stima del core zen basata su quelle foto...

Quindi il modulo BD è bello grosso! Bene! (o dovrei dire male, visti i risultati... ) e quindi PD e XV ancora di più, visto che la L1 è aumentata ed ha il doppio dei decoder... E lo stesso non è arrivata a SB... Deve essere la latenza della cache...

[tuttodigitale]

Originariamente inviato da paolo.oliva2

Su questi dati, a parità di frequenza, il core Zen consuma meno del modulo XV, il che vuol dire <TDP a parità di frequenza Zen vs XV = >frequenza a parità di TDP per Zen vs XV.

essendo più piccolo rapportato alla l3, dovrebbe avere meno transistor di un modulo, che a loro volta dovrebbe significare minor consumo.
da qui ad avere la certezza di quello che si dice, ce ne passa....

propongo una nuova chiave di lettura...
sulle previsioni di AMD su BD, risultava che il clock necessario per fornire quelle prestazioni era intorno ai 4,8-5GHz, frequenza che anche se non era necessariamente quella base, poteva quantomeno essere raggiunta con tutti i core attivi.
Quindi con un silicio decente non meno di 4,5GHz base e 5,5GHz turbo....
AMD aveva in programma komodo (piledriver ad otto-core non doveva esistere, e doveva debuttare su FM2...) 10 core PD probabilmente con clock del tutto simili (praticamente salvo il modello di punta tutte le versioni ad 8 core dovevano essere dei 95W...).
Non è detto che AMD non recuperi tutto il gap con un die shrink (vedi passaggio dai 65 ai 45nm lisci: aumento del clock del 50% e consumi più che dimezzati a 2,5GHz)

da questa ipotesi pensiamo cosa era komodo, nelle menti di AMD:
10 core 5GHz a cinebench: 10,46 punti.. (quanto un i7 3960x...)
se fosse, non vedo perchè AMD senza intervenire con AVFS ed altro non potrebbe fare il salto con un semplice passaggio ad un silicio migliore, esattamente come avvenuto da AGENA a DENEB

quello che voglio sottolineare, è che i miglioramenti sono dovuti alle sofisticate tecnologie sul risparmio energetico..

Bristol Ridge replica in 15W il clock base/turbo di kaveri in 35W.(e SB era "solo" il 20% più efficiente a parità di thread) Io ho postato il grafico della forza di AMD con con un processo planare, si fa beffa delle migliori soluzioni intel con i 22nm finfet..girando con un numero di core doppio e a maggior frequenza nella stessa busta termica:
modulo XV (2 core) consuma 2,5W a 1,7GHz e circa 4,5W a 2,4GHz,
modulo SR (2 core) consuma 4,5W a 1,7GHz e 7,5W a 2,4GHz

in sintesi:
ZEN 28nm ---AVF 1,7GHz@2,1W
ZEN 28nm ---AVF 2,4GHz@3,8W

ZEN 28nm no-AVF 1,7GHz@3,8W
ZEN 28nm no-AVF 2,4GHz@6,4W


ZEN 14nm no-AVF 2,4GHz@4,2W
ZEN 14nm ---AVF 2,4GHz@2,5W

ZEN 14nm no-AVF 2,85GHz@6,4W
ZEN 14nm ---AVF 2,85GHz@3,8W

ps, ho semplicemente preso i consumi del modulo XV (AVFS) e di un modulo SR (no-AVFS) e moltiplicato per 0,85x.

in pratica non dimentichiamoci del lavoro fatto da AMD

[tuttodigitale]

Originariamente inviato da bjt2

Spero che sia come dici tu... Anche considerando che GF si bulla del fatto che la cache ad alta densità è del 15% più densa della concorrenza (INTEL?),

credo di nessuno....
la cache ad alta densità dei 14nm LPP Samsung è più densa dei 16FF di TSMC, ma i 16nm FF+, sono più densi della versione liscia...è Intel ad avere un vantaggio del 15-20% su entrambe le fonderie

[bjt2]

Non ricordo se su SA o anantech, ma ho letto che le varie evoluzioni del risparmio energetico sono state per lo più far funzionare cose che erano state progettate fin dall'inizio...A parte l'AVFS e l'RCM che erano innovazioni ulteriori...

In pratica i vari core precedenti a carrizo avevano parte del risparmio energetico non funzionante... E' per questo che carrizo ha visto quel balzo in frequenza a pari tdp... Può anche darsi che sono passati a logica statica sul 28nm e gradatamente, anche se 4.3GHz di turbo con le HDL su un processo peggiore del 32nm SOI fanno pensare che si è rimasti sulla logica dinamica...

[tuttodigitale]

Originariamente inviato da bjt2

Non ricordo se su SA o anantech, ma ho letto che le varie evoluzioni del risparmio energetico sono state per lo più far funzionare cose che erano state progettate fin dall'inizio...A parte l'AVFS e l'RCM che erano innovazioni ulteriori...

infatti, ho precisato, che non è certo dovuto solo al AVFS, anche se il suo contributo è fondamentale a basse frequenze:
da solo contribuisce ad innalzare, a 2,5W di consumo, la frequenza da 1,4GHz a 1,7GHz.... e di risparmiare quasi il 30% a 1,7GHz mica poco

[digieffe]

tutte queste riflessioni sono però fatte su dati rilevati a frequenze inferiori a 3ghz.

non vorrei che questi vantaggi diminuissero col salire delle frequenze, avete dei dati nel range 3-4ghz?

[tuttodigitale]

Originariamente inviato da digieffe

tutte queste riflessioni sono però fatte su dati rilevati a frequenze inferiori a 3ghz.

non vorrei che questi vantaggi diminuissero col salire delle frequenze, avete dei dati nel range 3-4ghz?

certo che diminuiscono...ma noi contiamo sul fatto che la fmax dei finfet sia più alta dei 28nm (che ricordo essere più bassa dei 32nm SOI...), e quindi il comportamento sia traslato a frequenze più alte

comunque il consumo è questo.
3,4GHz@21W. modulo XV.
BR dovrebbe offrire almeno 200 MHz in più, poichè a parità di vcore (1,275) la frequenza è passata da 3,4 a 4GHz...(il die di BR è diverso da Carrizo, è uno step successivo)
mentre a 3,4GHz è richiesto solo 1,15Vcore.

facendo i conti della serva (consumo proporzionale al quadrato della tensione)
3,4GHz@17W modulo XV Bristol Ridge
IMPRESSIONATO?

Faccio ancora un pò di conti sulla falsa riga del precedente (non ripeterò le stesse cose)
XV 8 core 3,4GHz 68W....ai quali va aggiunto il consumo del MC, l3 e tutto il contorno...probabilmente un 12 core XV 3,4/4,2GHz rientrerebbe in 125W senza problemi sui 28nm...

ZEN 8 core 3,4GHz 115W, dovrebbe essere possibile, nell'ipotesi di un FO4 identico a PD, in 130W su 28nm...

-35% di consumo dovuto ai finfet:
ZEN 8 core 3.4GHz 85W....->3,6GHz 95W...in effetti sembra essere utopico raggiungere i 4GHz almeno a questi livelli di TDP...

[bjt2]

Originariamente inviato da digieffe

tutte queste riflessioni sono però fatte su dati rilevati a frequenze inferiori a 3ghz.

non vorrei che questi vantaggi diminuissero col salire delle frequenze, avete dei dati nel range 3-4ghz?

Sul 28nm fetecchia, HPP ma fetecchia (leakage enorme rispetto al 14nm), XV arriva a 4.3GHz di turbo e mi pare 4GHz di base in 95W come APU...
Trasportando tutto sul 14nm si spera che la frequenza massima superi i 4.5-4.6GHz e che il risparmio del 14nm (minore vcore a parità di frequenza, leakage di molto inferiore) consenta di avere i 3.8-4GHz a 95W anche su 8 core, contro i 2 moduli+GPU sul 28nm...

[paolo.oliva2]

Io comunque ho delle perplessità... perchè l'SMT è come se avesse l'I/O di 2 core sulla logica (potenziata) di 1 core, mentre il CMT ha parti logiche di 2 core (unite) con l'I/O di 2 core.

Posso capire che AMD, come sembra, abbia sviluppato contemporaneamente sia CMT e SMT, ma che abbia optato per il CMT perchè l'SMT obbligava a potenziare l'IPC del core e quindi avrebbe richiesto un finanziamento più ingente... ma perchè non lavorare sul punto debole del CMT (la poteza ST) più che passare in toto su Zen?

Un +20% di IPC sarebbe stato possibile semplicemente facendo in modo, come Intel, che i TH prima "vanno" nei core liberi, se questi sono occupati si passa all'SMT. Il modulo perde il 20% per il CMT, ma il CMT esiste nel momento che tutti i 2 core del modulo sono in funzione, ma con 1 core a modulo attivo, tutte le risorse sono per quel core e quindi non dovrebbe entrare in causa del perdita del CMT.

Tutto quanto si è fatto per Zen, cache L0, Cache L1, L2 e L3 con latenze inferiori e inclusive, sommato al +20% che si guadagnarebbe facendo in modo che il CMT non "pesi" in ottica 1 core in funzione a modulo, che situazione avremmo?

Zen prospetta una potenza MT UGUALE a XV, quello che cambierebbe sarebbe unicamente una potenza ST +40% rispetto ad XV, ma se XV guadagnasse +20% sul discorso CMT non influente in ST, 10% tra tutte le features comunque inserite in Zen, alla fine BD risulterebbe tanto quanto Zen in MT e al più -10% in ST.

Ma AMD ha optato per Zen... sta cosa che il core Zen con SMT risulterebbe un -20% (occhio e croce) indubbiamente giustificherebbe il perchè della scelta Zen, perchè un die Zen del 20% più piccolo di un die XV X16 con un ST più performante e uguale MT sarebbe certamente positiva...

Una curiosità... a livello teorico, in un APU, l'implementazione HSA/Huma sarebbe più problematico con un'ottica SMT rispetto a CMT?

[bjt2]

https://t.co/Yrs98igCg3

Dresdenboy mi ha linkato questa interessante presentazione su twitter...

In pratica AMD dovrebbe usare la pulsed static logic, che è 1.25 volte più veloce della logica statica che dovrebbe usare INTEL.

Poi l'ARM A9 ha 8 stadi di pipeline contro 14 di Jaguar e inoltre per i migliori ASIC sintetizzati (come lo sono tutti gli ARM prodotti) non si scende sotto un FO4 di 27. Quindi la FPU NEON che va a 2.4GHz e 330mW è una FPU con un alto FO4 di una CPU normalmente LENTA. Non dico che il clock sia inversamente proporzionale al FO4 ma se Zen ha un FO4 di 17 come BD...

[tuttodigitale]

Originariamente inviato da bjt2

https://t.co/Yrs98igCg3

Poi l'ARM A9 ha 8 stadi di pipeline contro 14 di Jaguar e inoltre per i migliori ASIC sintetizzati (come lo sono tutti gli ARM prodotti) non si scende sotto un FO4 di 27. Quindi la FPU NEON che va a 2.4GHz e 330mW è una FPU con un alto FO4 di una CPU normalmente LENTA. Non dico che il clock sia inversamente proporzionale al FO4 ma se Zen ha un FO4 di 17 come BD...

l'arm a9 ha una pipeline da 11 stadi, con una penalità che può scendere solo a 8 (fonte ARM)
la NEON equipaggia anche l'a15/a57, che di stadi ne hanno 18.
ho il sospetto che nonostante l'enorme differenza nel numero di stadi il fo4 sia il medesimo tra le 2 architetture...domani leggo il tuo interessantissimo link.

[bjt2]

Originariamente inviato da tuttodigitale

l'arm a9 ha una pipeline da 11 stadi, con una penalità che può scendere solo a 8 (fonte ARM)
la NEON equipaggia anche l'a15/a57, che di stadi ne hanno 18.
ho il sospetto che nonostante l'enorme differenza nel numero di stadi il fo4 sia il medesimo tra le 2 architetture...domani leggo il tuo interessantissimo link.

mi pare di capire che per gli ASIC non si scende sotto un FO4 di 27 e tutti gli ARM sono ASIC... Perchè la logica e i flip flop che si usano per spezzare gli stadi sono troppo lenti e non si guadagna parecchio (vedrai una slide dove dice 1.6x di penalità su un FO4 12 rispetto alla migliore soluzione usata nelle CPU AMD). Quindi quella FPU NEON dovrebbe avere un FO4 di almeno 27...