[Thread Ufficiale V3.0] AMD K10 Phenom Quad/Triple/Dual Core

[Scrambler77]

Originariamente inviato da Mercuri0

Nin capisco cosa intendi: il clock di qualsiasi rete sincrona serve per sincronizzare i dati nei registri, cioè "leggere" i registri solo dopo che il segnale elettrico che attraversa la parte più lenta della rete abbia raggiunto la destinazione.

La velocità con cui un informazione logica attraversa una rete è data - alla fine - dalla velocità di commutazione dei transistor (ed essa dipende dal carico capacitivo che il transistor deve pilotare).

Se i transistor possono commutare in maniera più veloce, i segnali percorrono la rete in maniera più veloce, e quindi si può alzare la frequenza di clock.

Ovviamente la rete combinatoria non è fatta da un solo transistor... ce n'è "qualcuno" in più eh, è la somma di tutti i ritardi da registro a registro a limitare la frequenza di clock. Aumentando la pipeline, ad esempio, si "spezzetta" ulteriormente la parte combinatoria accorciando i percorsi e consentendo un clock più alto.

Che un die shrink porti ad un incremento delle frequenze di funzionamento a parità di architettura, questo è indubbio, ma soltanto mantenendo inalterato il VID.

Il fatto è che spesso un die-shrink è accompagnato da un abbassamento del VID al fine di limitare i consumi, la dissipazione termica ma soprattutto l'ablazione dei path a causa del fenomeno dell'elettromigrazione.

Un VID più basso porta quindi a compensare le migliori qualità commutative dei transistors, inducendo a mantenere inalterate le frequenze originali.

[Scrambler77]

Originariamente inviato da paolo.oliva2

Facciamo dei massimali... per assurdo mettiamo 1mm2 che genera 200W TDP, e mettiamo un metro quadrato che genera 100W TDP.

Applichiamo un dissi che smaltisce 100W TDP si 1cm2.

Secondo me, riuscirebbe a smaltire ugualmente i 200W generati da 1mm2, ma i 100W generati da un metro quadrato praticamente non ci farebbe nulla.

http://it.wikipedia.org/wiki/Scambia...cambio_termico

"Senza voler entrare nei dettagli della fisica del trasferimento di calore, si può dire che la potenza P scambiata in uno scambiatore è proporzionale a tre fattori:

la superficie di scambio S;
il coefficiente globale di scambio U;
la differenza di temperatura ΔT:"


Probabilmente, il metro quadrato di cui parli non avrebbe bisogno di dissipatore.

[bjt2]

Originariamente inviato da Mercuri0

A parità di architettura e di famiglia logica usata, alla fine il clock dipende dalla velocità delle porte logiche, c'è poco da fare. E la velocità delle porte logiche dipende dalle capacità, dei transistor e delle interconnessioni.

Ci sono sostanzialmente due modi aumentare il clock: aumentare le correnti aumentando la tensione di alimentazione o diminuendo la tensione di soglia dei transistor, o diminuire le capacità dei transistor e delle interconnessioni.

Praticamente tutte queste cose sono legate al processo produttivo: e quindi ragionevolissimo legare le possibilità del clock al processo produttivo, considerando però che oggi abbiamo il problema del TDP che non migliora come le altre grandezze e fa "da muro".


Perché sono differenti architetture In particolare i Core hanno una pipeline a meno stadi, e la pipeline serve proprio per aumentare la frequenza di clock a parità di processo, pagandola in latenza.

Il Pentium4 ci da anche un altro spunto di riflessione: lntel lo aveva progettato proprio per farlo arrivare a 10Ghz o più con i processi successivi. Il progetto è fallito perché il Pentium4 si è scontrato con il muro di TDP che non è migliorato coi processi.

Non a caso l'architettura dei Core è stata mutuata da un design per portatili... un design che aveva come fine l'efficienza energetica!

p.s. Per Nehalem, lntel ha detto che ha usato preferibilmente delle porte logiche più lente (CMOS invece della logica dinamica) ma che consumano di meno: vedremo l'effetto che questo avrà sul clock (e sull'overclock)

La logica dinamica non consente di fermare il clock senza perdere lo stato (la maggior parte delle logiche devono funzionare almeno a 50 MHz). La logica statica invece consente di fermare completamente il clock di una sottounità senza perdere il contenuto dei registri interni. Non pensavo che qualcuno provasse ad usare la logica statica...

[Scrambler77]

Originariamente inviato da bjt2

La logica dinamica non consente di fermare il clock senza perdere lo stato (la maggior parte delle logiche devono funzionare almeno a 50 MHz). La logica statica invece consente di fermare completamente il clock di una sottounità senza perdere il contenuto dei registri interni. Non pensavo che qualcuno provasse ad usare la logica statica...

Ha ragione lui...:

"Nehalem’s design was actually changed on a fairly fundamental level compared to previous microprocessors. Dynamic domino logic was used extensively in microprocessors like the Pentium 4 and IBM’s Cell processor in order to drive clock speeds up. With Nehalem, Intel has removed all domino logic and moved back to an entirely static CMOS design. "

http://www.anandtech.com/cpuchipsets...px?i=3382&p=12

[bjt2]

Originariamente inviato da paolo.oliva2

Si certo, non ho detto mica il contrario. Ma comunque la potenza è differente. Un conto è 140W da 1mm2, un altro è sempre 140W ma da 10mm2.

Non la so la formula... ma dovrebbe essere tipo calore x superficie...

Una volta nei dissipatori mi sembra di ricordare mettevano una formula, cioé potenza dissipata su x superficie.

Facciamo dei massimali... per assurdo mettiamo 1mm2 che genera 200W TDP, e mettiamo un metro quadrato che genera 100W TDP.

Applichiamo un dissi che smaltisce 100W TDP si 1cm2.

Secondo me, riuscirebbe a smaltire ugualmente i 200W generati da 1mm2, ma i 100W generati da un metro quadrato praticamente non ci farebbe nulla.

Comunque non vedo cosa centri nel discorso... tanto poi ci si dovrà confrontare su superfici e dimensioni di die simili.
Se il Q6600 era a 65nm ed aveva 90W di TDP, ha subito lo stesso passaggio sui 45nm che avrà AMD... quindi se i problemi per Intel non sono nati, e soprattutto i TDP sono diminuiti e di parecchio, a parità di architettura, non vedo differenze di principio per AMD, cioè stessa architettura, stesso passaggio da 65nm a 45nm.

E poi forse non avete guardato la dimensione del die... praticamente il Deneb, per via della cache aumentata, ha la stessa dimensione del die del B3... quindi dov'è la differenza? ed è praticamente equivalente al Nehalem.

La parte che dissipa il maggior calore, ossia la FPU è rimasta invariata come numero di transistor, e quindi a 45nm è più piccola... C'è meno superfice da cui dissipare il suo calore...

[bjt2]

Originariamente inviato da Scrambler77

Ha ragione lui...:

"Nehalem’s design was actually changed on a fairly fundamental level compared to previous microprocessors. Dynamic domino logic was used extensively in microprocessors like the Pentium 4 and IBM’s Cell processor in order to drive clock speeds up. With Nehalem, Intel has removed all domino logic and moved back to an entirely static CMOS design. "

http://www.anandtech.com/cpuchipsets...px?i=3382&p=12

Non sto dicendo che non ha ragione... Sto solo spiegando la differenza tra le due logiche. Mi conforta molto sapere che finalmente qualcuno la sta usando, visto i vantaggi in termini energetici che comporta... E visto anche che consentirebbe di costruire CPU asincrone (senza clock) che vanno alla velocità massima permessa dal silicio e quindi più sono fredde e più sono veloci... Non mi ricordo i motivi per cui si usa la logica dinamica invece di quella statica...

[Scrambler77]

Originariamente inviato da bjt2

Non sto dicendo che non ha ragione... Sto solo spiegando la differenza tra le due logiche. Mi conforta molto sapere che finalmente qualcuno la sta usando, visto i vantaggi in termini energetici che comporta... E visto anche che consentirebbe di costruire CPU asincrone (senza clock) che vanno alla velocità massima permessa dal silicio e quindi più sono fredde e più sono veloci... Non mi ricordo i motivi per cui si usa la logica dinamica invece di quella statica...

Si chiedo scusa, non volevo dare ragione a l'uno o a l'altro... stavo solo documentando.

Cmq. a quanto ne so io, dal punto di vista progettuale la logica dinamica è molto più semplice di quella statica. ...e fino a ieri il power-management non è mai stato nel cuore dei progettisti.

Cmq in rete c'è questo documento interessante in merito: http://www.csee.umbc.edu/~cpatel2/li...ct14_combo.pdf

[bjt2]

Originariamente inviato da Mercuri0

Nin capisco cosa intendi: il clock di qualsiasi rete sincrona serve per sincronizzare i dati nei registri, cioè "leggere" i registri solo dopo che il segnale elettrico che attraversa la parte più lenta della rete abbia raggiunto la destinazione.

La velocità con cui un informazione logica attraversa una rete è data - alla fine - dalla velocità di commutazione dei transistor (ed essa dipende dal carico capacitivo che il transistor deve pilotare).

Se i transistor possono commutare in maniera più veloce, i segnali percorrono la rete in maniera più veloce, e quindi si può alzare la frequenza di clock.

Ovviamente la rete combinatoria non è fatta da un solo transistor... ce n'è "qualcuno" in più eh, è la somma di tutti i ritardi a limitare la frequenza di clock. Aumentando la pipeline, ad esempio, si "spezzetta" ulteriormente la parte combinatoria accorciando i percorsi e consentendo un clock più alto.

In AMD ogni stadio della pipeline è composto da 24 "livelli". Il ritardo di un singolo stadio di pipeline determina la frequenza massima raggiungibile. Ovviamente il ritardo diminuisce con l'overvolt (perchè una tensione maggiore consente di far passare più corrente nei transistor e quindi di "caricare" più velocemente le capacità parassite) e diminuisce con la minore temperatura (perchè i MOSFET aumentano la conducibilità al diminuire della temperatura e quindi a parità di tensione di pilotaggio, passa più corrente e di nuovo le capacità parassite sono caricate più velocemente). In più temperature minori significano minore leakage (che aumenta esponenzialmente con la temperatura, dovrebbe essere porporzionale a exp(kT), dove k è la costante di Boltzman e T è la temperatura del die in gradi Kelvin) e quindi minore potenza da dissipare... Minore temperatura vuol dire anche minore agitazione termica, quindi elettromigrazione più lenta. Quindi la CPU dura di più. Minore temperatura vuol dire anche minore corrente che passa. E quindi di nuovo elettromigrazione più lenta...

In sostanza: tenete al fresco le vostre CPU...

[Scrambler77]

Originariamente inviato da bjt2

In sostanza: tenete al fresco le vostre CPU...

Ogni sera la smonto e la metto in freezer... Meglio di così!!

[bjt2]

Originariamente inviato da Scrambler77

Si chiedo scusa, non volevo dare ragione a l'uno o a l'altro... stavo solo documentando.

Cmq. a quanto ne so io, dal punto di vista progettuale la logica dinamica è molto più semplice di quella statica. ...e fino a ieri il power-management non è mai stato nel cuore dei progettisti.

Cmq in rete c'è questo documento interessante in merito: http://www.csee.umbc.edu/~cpatel2/li...ct14_combo.pdf

Grazie, molto interessante... Ricordo di averlo fatto a elettronica II... Dimensionamento ottimale dei N-MOS e P-MOS... Che bellissimo corso... Il prof che ce lo faceva teneva anche il corso di architettura dei sistemi integrati, dove praticamente si progettava una CPU completa... Avrei voluto metterlo nel piano di studi...

[bjt2]

Originariamente inviato da Scrambler77

Ogni sera la smonto e la metto in freezer... Meglio di così!!

Intendevo dire durante il funzionamento...

[capitan_crasy]

Originariamente inviato da bjt2

Se fossero dei dual nativi, dovrebbe essere un respin dell'architettura e quindi un nuovo stepping. Non possono essere marchiati B3. Dovrebbero essere minimo dei B4. Secondo me stavano accumulando da mesi gli scarti con due core funzionanti e altri due non funzionanti o scadenti come clock e/o consumo e ora li vendono come X2...

è vero, se fosse un dual core nativo lo step sarebbe diverso...
Nei mesi prima dell'uscita ufficiale del K10 AMD parlava chiaramente di una versione dual core; può darsi che sia stata parcheggiata per problemi sui Quad core ma il problema reale e che ormai chi gli ingegneri che hanno partorito quest'idea sono stati eliminati quindi un ipotesi K10 dual core è un opzione remota almeno fino al 45nm...

[Mercuri0]

Originariamente inviato da bjt2

La logica dinamica non consente di fermare il clock senza perdere lo stato (la maggior parte delle logiche devono funzionare almeno a 50 MHz). La logica statica invece consente di fermare completamente il clock di una sottounità senza perdere il contenuto dei registri interni. Non pensavo che qualcuno provasse ad usare la logica statica...

Veramente io mi sono (un pò) meravigliato che usassero quella dinamica, anche se tutto sommato lo davo per scontato.

Originariamente inviato da Scrambler77

Si chiedo scusa, non volevo dare ragione a l'uno o a l'altro... stavo solo documentando.

Cmq. a quanto ne so io, dal punto di vista progettuale la logica dinamica è molto più semplice di quella statica. ...e fino a ieri il power-management non è mai stato nel cuore dei progettisti.

Proprio no, la logica statica è molto più semplice da progettare di quella dinamica sotto un sacco di punti di vista. Comunque più semplice o più difficile, chi progetta CPU di certo le sa usare entrambe

Originariamente inviato da bjt2

Non sto dicendo che non ha ragione... Sto solo spiegando la differenza tra le due logiche. Mi conforta molto sapere che finalmente qualcuno la sta usando, visto i vantaggi in termini energetici che comporta... E visto anche che consentirebbe di costruire CPU asincrone (senza clock) che vanno alla velocità massima permessa dal silicio e quindi più sono fredde e più sono veloci... Non mi ricordo i motivi per cui si usa la logica dinamica invece di quella statica...

Naaaa hai un pò confuso il meccanismo del clock con la logica statica o dinamica.

Come forse ricordi correttamente nella logica statica il clock non arriva alle porte logiche della rete combinatoria, anche se viene comunque usato per la sincronizzazione tra i registri.
Ma i problemi della realizzazione dei circuiti asincroni rimangono tutti (sono a livello di rete, non di logica) ed è praticamente impensabile poter progettare una CPU senza clock di sincronizzazione.

Nella logica dinamica, il clock pilota anche la fase di precarica delle porte logiche. E' vero che funziona con un clock minimo, e chiaramente senza clock non puoi realizzare logica dinamica. Però nulla toglie che puoi realizzare dei registri in logica statica e fermare la rete combinatoria che c'è in mezzo, realizzata mediante logica dinamica, togliendo il clock: l'informazione rimarrà memorizzata nei registri.

La logica dinamica richiede meno transistor di quella CMOS (n+2 contro 2n della CMOS per porta logica -visto che vi piacciono le formule :P ), ed è quindi più veloce ed occupa meno spazio. lntel ha scelto di aumentare l'utilizzo della statica per un discorso di consumi: la logica dinamica ha il 50% di consumare anche quando non commuta, mentre la CMOS consuma solo quando commuta (leakage a parte).

Originariamente inviato da bjt2

In AMD ogni stadio della pipeline è composto da 24 "livelli"...

ehm... esattamente cosa c'entrava con quello che stavamo dicendo ^^'' ?

[astroimager]

Originariamente inviato da capitan_crasy

è vero, se fosse un dual core nativo lo step sarebbe diverso...
Nei mesi prima dell'uscita ufficiale del K10 AMD parlava chiaramente di una versione dual core; può darsi che sia stata parcheggiata per problemi sui Quad core ma il problema reale e che ormai chi gli ingegneri che hanno partorito quest'idea sono stati eliminati quindi un ipotesi K10 dual core è un opzione remota almeno fino al 45nm...

Lo sai per certo?

Comunque dalla preview dei GE emerge una diffenza consistente con i classici Athlon x2: a questo punto sono curioso di vedere di cosa sono capaci in OC, specie il 6500 BE.

[paolo.oliva2]

La mia cultura non arriva a comprendere la logica statica e quella dinamica... Diciamo più esplicemente che non sapevo nemmeno che esistessero una dinamica ed una statica... a parte le keprom ieprom eprom e via dicendo ma quella era più sulla memoria.

[capitan_crasy]

Originariamente inviato da astroimager

Lo sai per certo?

Alcuni secondo AMD sono in vacanza da un anno per poi scomparire nel nulla...
Scherzi a parte AMD dopo il casino dei BUG, ha letteralmente dilaniato il team del progetto K10...

[paolo.oliva2]

Originariamente inviato da MonsterMash

So che stride con tutti i discorsi che ho fatto ultimamente, però cacchio quanto mi piacerebbe se fosse vera la notizia del phenom fx82 da 4.4ghz...

mmm. Difficile...
Avevo una speranza quando non hanno dichiarato i TDP... ma se è vera l'indiscrezione che il TDP è a 125W con il clock che sarebbe a 2,8-3GHz, i 4GHz e 4,4 sono troppo distanti...
Ma è un gran casino. Di sicuro la potenza sarà maggiore, dei Deneb rispetto ai B3, vuoi per l'IPC e vuoi per il Clock più alto, ma finché non lo lanciano ho paura che gireranno solo indiscrezioni.
E noi ad arrovellarci le meningi.
La sola notizia buona, è che lanceranno anche l'FX, e non l'hanno fatto con i B3, che reputo per i bug, il Deneb da quel punto di vista dovrebbe esserne esente, o perlomeno non in maniera esagerata.
Piuttosto... non vorrei che si siano accorti di un bug ed abbiano rinviato per quello, magari con i magazzini già pieni.... sarebbe il colmo.

[MonsterMash]

Mercuri0, bjt2 e Scrambler77, mi sa che voi ne sapete più di me, io elettronica 2 devo farla nei prossimi mesi, e non ho messo nel piano di studi "elettronica dei sistemi digitali", che avrebbe potuto essermi utile per comprendere appieno questi argomenti.

Io avevo letto da qualche parte (anche se non riesco proprio a ritrovare l'articolo), che a limitare l'aumento della frequenza delle cpu da 2-3 anni a questa parte non era stata la non sufficiente velocità di commutazione dei transistors, ma problemi inizialmente legati allo smaltimento del calore, ed in seguito legati alla sincronizzazione dei segnali interni alla cpu (soprattutto per cpu multicore). Ed era su quello che mi basavo, anche considerato che sapevo che la frequenza massima di commutazione di un transistor da circuito integrato è solitamente molto più alta dei 3ghz di clock a cui sono ferme le cpu ormai da almeno un paio di anni.

Ma quando sbaglio sbaglio, e voi mi avete convinto .

Ciao

[bjt2]

Originariamente inviato da Mercuri0

Veramente io mi sono (un pò) meravigliato che usassero quella dinamica, anche se tutto sommato lo davo per scontato.

Beh, in tutti i manuali delle CPU che ho letto, c'è sempre un clock minimo, e dalle varie prove di underclock e undervolt che ho fatto, sotto un certo clock mi si blocca sempre tutto, quindi davo per scontato che ci fosse logica dinamica sotto...

Proprio no, la logica statica è molto più semplice da progettare di quella dinamica sotto un sacco di punti di vista. Comunque più semplice o più difficile, chi progetta CPU di certo le sa usare entrambe

La logica statica da meno problemi. Ma non direi che è più semplice: devi progettare il ramo P e N che sono funzioni complementari e la larghezza del canale dei transistor P e N deve essere tale che il caso peggiore sia uguale come Ron sia nel lato N che P, altrimenti sprechi silicio... Va bene che fa tutto il CAD, ma comunque la logica statica sono più transistors, più collegamenti, maggiore probabilità di difetti...

Naaaa hai un pò confuso il meccanismo del clock con la logica statica o dinamica.

Mi sono spiegato male: intendevo dire che con la logica dinamica è impossibile costruire CPU asincrone, mentre con quella statica teoricamente si...

Come forse ricordi correttamente nella logica statica il clock non arriva alle porte logiche della rete combinatoria, anche se viene comunque usato per la sincronizzazione tra i registri.
Ma i problemi della realizzazione dei circuiti asincroni rimangono tutti (sono a livello di rete, non di logica) ed è praticamente impensabile poter progettare una CPU senza clock di sincronizzazione.

... Sono daccordo che è difficile, ma se qualcuno facesse ricerca e mettesse a punto un software di CAD... Forse si potrebbe progettare qualche CPU asincrona... E poi il nostro cervello è così... Una rete parallela e asincrona di elementi elaborativi elementari... Per simulare veramente un cervello bisognerà per forza costruire una CPU asincrona...

Nella logica dinamica, il clock pilota anche la fase di precarica delle porte logiche. E' vero che funziona con un clock minimo, e chiaramente senza clock non puoi realizzare logica dinamica. Però nulla toglie che puoi realizzare dei registri in logica statica e fermare la rete combinatoria che c'è in mezzo, realizzata mediante logica dinamica, togliendo il clock: l'informazione rimarrà memorizzata nei registri.

Si... Hai ragione...

La logica dinamica richiede meno transistor di quella CMOS (n+2 contro 2n della CMOS per porta logica -visto che vi piacciono le formule :P ), ed è quindi più veloce ed occupa meno spazio. lntel ha scelto di aumentare l'utilizzo della statica per un discorso di consumi: la logica dinamica ha il 50% di consumare anche quando non commuta, mentre la CMOS consuma solo quando commuta (leakage a parte).

Ma come ben sai il limite attualmente non è la velocità di commutazione, ma la potenza da dissipare... La logica statica aiuta in questo senso...

ehm... esattamente cosa c'entrava con quello che stavamo dicendo ^^'' ?

Scusa... L'intero discorso si riferiva solo all'ultima frase... Forse avrei dovuto cancellare il resto nel quote...

[bjt2]

Originariamente inviato da MonsterMash

Mercuri0, bjt2 e Scrambler77, mi sa che voi ne sapete più di me, io elettronica 2 devo farla nei prossimi mesi, e non ho messo nel piano di studi "elettronica dei sistemi digitali", che avrebbe potuto essermi utile per comprendere appieno questi argomenti.

Io avevo letto da qualche parte (anche se non riesco proprio a ritrovare l'articolo), che a limitare l'aumento della frequenza delle cpu da 2-3 anni a questa parte non era stata la non sufficiente velocità di commutazione dei transistors, ma problemi inizialmente legati allo smaltimento del calore, ed in seguito legati alla sincronizzazione dei segnali interni alla cpu (soprattutto per cpu multicore). Ed era su quello che mi basavo, anche considerato che sapevo che la frequenza massima di commutazione di un transistor da circuito integrato è solitamente molto più alta dei 3ghz di clock a cui sono ferme le cpu ormai da almeno un paio di anni.

Ma quando sbaglio sbaglio, e voi mi avete convinto .

Ciao

In effetti un singolo transistor commuta velocemente e come ho detto prima uno stadio della pipeline di una CPU AMD è 24 livelli, quindi il tempo di propagazione è almeno 24 volte quello di commutazione di un singolo transistor... Nonostante questo, da molto tempo a questa parte il fattore limitante è il calore da dissipare... Ciò non toglie che, sapendo questo, i progettisti di CPU possono "inspessire" uno stadio di pipeline, e quindi farne di meno, se il fattore limitante è comunque il calore. Mi spiego: poichè una CPU non può salire troppo per colpa del calore, allora se esce un processo produttivo che consente transistor più veloci, ma non una riduzione consistente del calore dissipato, può essere vantaggioso inspessire lo stadio della pipeline, per poterne fare di meno. Anche se un singolo stadio è più lento, comunque il fattore limitante sarebbe il calore e non la lentezza del singolo stadio della pipeline... Per questo passando da un processo all'altro ci vuole tutto questo tempo: non è solo un die shrink... I progettisti devono verificare di nuovo il bilanciamento ritardo/consumo di ogni circuito per vedere che tutto funzioni ancora bene...