Hynix ratifica i chip DRAM da 54 nanometri

[Redazione di Hardware Upg]

Link alla notizia: http://www.hwupgrade.it/news/memorie...tri_23359.html

Hynix ha annunciato di aver ratificato i chip DDR2 da 54 nanometri realizzati tramite le procedure di Intel

Click sul link per visualizzare la notizia.

[al135]

eccolo qua. calo prezzi ddr3 imminente (si fa per dire)

[giaballante]

Forse c'è un errore, da 60nm a 54nm mi sembra si risparmi il 20%, non il 40%

Originariamente inviato da giaballante

Forse c'è un errore, da 60nm a 54nm mi sembra si risparmi il 20%, non il 40%

54nm è la dimensione media del gate di un transistor, il 40% è la riduzione del die. Sono cose diverse.

[YYD]

La notizia sembra inesatta.
Il nuovo processo è da 50nm e l'efficienza produttiva è del 50% superiore alla precedente da 60nm grazie all'adozione di una nuova tecnologia di "transistor tridimensionali" e “W-DPG (Dual Poly Gate)”.
Fonte Hynix:
http://www.hynix.com/allnews/eng/preng_readA.jsp?NEWS_DATE=2007-11-21:08:42:21&CurrentPageNo=1&SearchKind=4&SearchWord=&SELECT_DATE=

[giaballante]

Originariamente inviato da wwwwwwwwwwww

54nm è la dimensione media del gate di un transistor, il 40% è la riduzione del die. Sono cose diverse.

Infatti ho detto 20%, altrimenti da 60->54 la riduzione lineare è del 10%

Il trucco sembra stia nel "tridimensionale" che nella news non è riportato.

Originariamente inviato da giaballante

Infatti ho detto 20%, altrimenti da 60->54 la riduzione lineare è del 10%

Oooops

Ma il 20% da dove l'hai preso se non ci sono scritte le dimensioni del die prima e dopo?

[m_w returns]

Speriamo in breve tempo di avere 2*2Gb di DDR3 veloci.

[Fx]

Originariamente inviato da wwwwwwwwwwww

Oooops

Ma il 20% da dove l'hai preso se non ci sono scritte le dimensioni del die prima e dopo?

le dimensioni del die dipendono dalla tecnologia costruttiva

da 90 a 45 nanometri hai il dimezzamento della dimensione lineare del gate e conseguentemente il dimezzamento della dimensione lineare del die

ovviamente ridurre a metà il lato significa ridurre a un quarto la superficie

ergo, se tu prima hai una tecnologia costruttiva a 60 nm e poi passi a 54, ti basta fare il calcolo:

54^2 / 60^2 = 0.81

un die a 54 nanometri è quindi l'81% di un die a 60 nm, ergo circa il 20% in meno

il fatto che in realtà sia il 40% in meno è testimonianza, come già detto, che sono state adottate altre tecniche oltre alla solita miniaturizzazione dei gate

[ilratman]

Originariamente inviato da m_w returns

Speriamo in breve tempo di avere 2*2Gb di DDR3 veloci.

Veramente nell'articolo si parla di 2Gb non di 2GB.

Vuol dire che si riusciranno a produrre moduli da 4GB ddr2 e ddr3 molto economici anche se non credo più veloci.

[giaballante]

Originariamente inviato da Fx

le dimensioni del die dipendono dalla tecnologia costruttiva

da 90 a 45 nanometri hai il dimezzamento della dimensione lineare del gate e conseguentemente il dimezzamento della dimensione lineare del die

ovviamente ridurre a metà il lato significa ridurre a un quarto la superficie

ergo, se tu prima hai una tecnologia costruttiva a 60 nm e poi passi a 54, ti basta fare il calcolo:

54^2 / 60^2 = 0.81

un die a 54 nanometri è quindi l'81% di un die a 60 nm, ergo circa il 20% in meno

il fatto che in realtà sia il 40% in meno è testimonianza, come già detto, che sono state adottate altre tecniche oltre alla solita miniaturizzazione dei gate

*

Originariamente inviato da Fx

[SUPERMEGACUTTONE]

Auhm... mi sa che non è un calcolo valido, perché la differenza tra i die degli Athlon a 90nm e 65nm è del 30%.

[giaballante]

Originariamente inviato da wwwwwwwwwwww

Auhm... mi sa che non è un calcolo valido, perché la differenza tra i die degli Athlon a 90nm e 65nm è del 30%.

Quali sono i dati che hai?

[]Sim085[]

Forse ho letto frettolosamente, ma non ho capito se si partirà da una certa frequenza oppure se tutte le memorie ddr2 oggi in commercio (Hynix) avranno il processo produttivo a 54 nanometri.

[Fx]

Originariamente inviato da wwwwwwwwwwww

Auhm... mi sa che non è un calcolo valido, perché la differenza tra i die degli Athlon a 90nm e 65nm è del 30%.

ok, bestiale

Originariamente inviato da giaballante

Quali sono i dati che hai?

"La superficie del Die è scesa a 126 millimetri quadrati dai precedenti 183 millimetri quadrati"
http://www.hwupgrade.it/articoli/cpu...io-2007_3.html

Originariamente inviato da ]Sim085[

/OT dasdasd di 5a Abacus ITIS Sassari? OT\
Scusate l'OT

Però non mi ricordo nessun Simone.

Originariamente inviato da Fx

ok, bestiale

[giaballante]

Ok, nel caso che riporti tu non si è riusciti a sfruttare in pieno il passaggio, che potenzialmente darebbe il 50% di riduzione.

Quello che non riuscivo a capire era come aveva fatto Hynix a risparmiare il 40% di area, a fronte di una riduzione potenziale del 20%.

[+Benito+]

pe quale motivo passare da 60 nm a 54 nm dovrebbe corrispondere ad una variazione del lato del die? Immagino che non ci sia una relazione diretta, la riduzione del gate penso implichi ben di più fare uno "zoom out"....

[m_w returns]

Originariamente inviato da ilratman

Veramente nell'articolo si parla di 2Gb non di 2GB.

Vuol dire che si riusciranno a produrre moduli da 4GB ddr2 e ddr3 molto economici anche se non credo più veloci.

Non credo che gli altri produttori se ne staranno con le mani in mano.