Aiuto per esercizio dimensionamento CMOS in circuto logico

[zanardi84]

Un saluto a tutti.
Sto provando a risolvere un esercizio di confronto tra due porte logiche CMOS full custom che realizzano due funzioni.
La prima not(AB+CD) e la seconda not[(A+B)*(C+D)].
Le dimensioni minime sono L 65 nm e W 130 nm.

Le due porte risultano essere speculari. Uso PMOS tutti delle stesse dimensioni e lo stesso vale per gli NMOS. Decido di avere tempi di propagazione identici nel caso peggiore, da cui W/L p eq = 2.5 W/L q eq.
Il caso peggiore WCS si ha quando sono attivi due mos in serie, sia nella PUN che nella PDN, da cui ottengo queste misure per entrambe le porte: per i PMOS 325/65 e per 130/65 per gli NMOS.

Ci sono differenze invece nei tempi di propagazione alto basso e basso alto.
La prima porta presenta due paralleli in serie tra loro nella PUN, perciò vanta un maggior numero di best case scenarios dove i paralleli agiscono come transistor a larghezza doppia, mentre la seconda presenta un solo best case scenario è dato dall'attivazione contemporanea di tutti e 4 i PMOS. Perciò la prima porta sarà più veloce rispetto alla seconda nella transizione basso alto.

In maniera del tutto speculare la seconda sarà più veloce della prima nella transizione alto basso.

Cosa ne pensate?
Grazie.