Transistor, l'evoluzione sbatte contro un muro? Applied Materials e TSMC hanno un piano per abbatterlo

[Redazione di Hardware Upg]

Link alla notizia: https://www.hwupgrade.it/news/cpu/tr...lo_153523.html

Applied Materials e TSMC hanno annunciato una partnership strategica che si concretizzerà presso l'EPIC Center, una struttura da 5 miliardi di dollari nel cuore della Silicon Valley. L'obiettivo è accelerare lo sviluppo di tecnologie per semiconduttori di nuova generazione, con focus su transistor 3D, nuovi materiali e processi produttivi.


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[supertigrotto]

Allo scalare dei nanometri,le sfide si fanno più ardue, purtroppo la miniaturizzazione porta a dover affrontare sfide non da poco,a chiacchere è una passeggiata,a fatti diventa una sfida titanica

[Sandro kensan]

Da quel poco che ho capito la miniaturalizzazione è terminata, se non ricordo male un finfet oramai è largo 5 nanometri sul fin e da ormai 3 nodi non si è scesi sotto questo limite.

Questo per problemi di drogaggio che si conta in atomi, per problemi di effetto tunnel, siamo ai limiti quantistici, e per effetto della rugosità che approssima la dimensione del fin.

Questo comporta che dal nodo N7 all'attuale nodo si è scesi come densità sotto il x2 e si sta scendendo sempre di più man mano che il numero di nodo avanza.

Stiamo passando da una legge esponenziale a una legge lineare di aumento della densità.

Questo comporta che non è più molto conveniente cambiare CPU per avere il doppio delle prestazioni, che non si hanno più ma si ha solo un incremento percentuale sempre più basso.

[Rubberick]

credo sia pure per questo che stanno andando in 3d però ho una domanda, ma invece sto stra c@zzo di grafene tanto nominato qua e la che può salire in chip anche a 100ghz non lo possono cominciare a considerare ?

[Sandro kensan]

Originariamente inviato da Rubberick

credo sia pure per questo che stanno andando in 3d però ho una domanda, ma invece sto stra c@zzo di grafene tanto nominato qua e la che può salire in chip anche a 100ghz non lo possono cominciare a considerare ?

Se vanno in 3D ovvero vanno per layer questo comporta che raddoppiano la densità ma per raddoppiarla ancora devono passare da 2 layer a 4. Poi io me ne intendo poco e quindi non saprei dire. Ad occhio se passano da 1 a 2 a 3 leyer, non c'è un raddoppio della densità ad ogni passo ma c'è un aumento che è più sul lineare: da 2 a 3 layer l'aumento è del +50%.


Inoltre se riduci le dimensioni del FinFET hai un dimezzamento della potenza calorica generata e quindi dell'efficienza. Se ci metti un layer sopra e la dissipazione per singolo FinFet è la stessa, hai un raddoppio della potenza assorbita e quindi dissipata. Non è la stessa cosa andare in 3D.

[mmorselli]

Un altro problema dei nanometri è che allo stato attuale scendere non significa più dimezzare, ma produrre guadagni del 5% a fronte di sforzi immani e crollo della resa produttiva, per cui si prova a lavorare sul packaging.

Anche fare chip più grandi è un modo per aumentare il numero dei transistor, che alla fine è quello che interessa. Più grandi però vuole anche dire meno larghezza di banda, perché le connessioni sono più lunghe, per questo qualcuno sta lavorando molto seriamente a connessioni ottiche tra i layer

Il grafene non è sparito, però si è capito che tirarci fuori dei transistor è molto complicato, potrebbe avere invece un ruolo sempre nelle interconnessioni al posto del rame, per avere tanta larghezza di banda con poco calore.

[AlexSwitch]

Oramai siamo arrivati al limite fisico/tecnologico per la dimensione dei nodi, non solo per i problemi di fisica della materia dei transistor, ma anche per la resa per wafer inciso. Con nodi più piccoli su die affollati il rischio di difetti aumenta con conseguente aumento dei costi.
Sia TSMC, come descritto nell'articolo, che Intel stanno portando avanti le loro soluzioni con la prima orientata all'utilizzo di nuovi materiali per il drogaggio del silicio, per il processo di incisione del wafer ( fotoresist ) che per il packaging avanzato 3D.
Intel invece prevede l'uso " pionieristico " di tecnologie come PowerVia ( già in fase di produzione ) spostando l'alimentazione dei transistor nella parte bassa del chip e utilizzando interconnessioni ottiche per la trasmissione dei segnali tra porzioni di die del chip o tra tile sullo stesso package. Vincerà chi dimostrerà di avere la tecnologia più economica e con rese maggiori; per il momento la soluzione PowerVia di Intel, sebbene aumenti l'efficienza delle CPU, si sta dimostrando abbastanza costosa visti i processi di produzione più lunghi ( wafer flip per incidere la circuiteria di alimentazione sul retro ) e rese ancora non ottimali a causa della complessità dell'architettura.

[mmorselli]

Originariamente inviato da AlexSwitch

per il momento la soluzione PowerVia di Intel, sebbene aumenti l'efficienza delle CPU, si sta dimostrando abbastanza costosa visti i processi di produzione più lunghi ( wafer flip per incidere la circuiteria di alimentazione sul retro ) e rese ancora non ottimali a causa della complessità dell'architettura.

Sì, ma adesso arriva Elon e sistema tutto