[Thread Ufficiale] AMD Zen5 9000 series

[ninja750]

Originariamente inviato da WarSide

Ormai si è capito che AMD abbia trovato un nuovo giochino per fare il posizionamento dei suoi prodotti.

mettesse il 3D su tutti i processori della lineup la gente si lamenterebbe che dovrebbe fare le versioni lisce per farli pagare e consumare meno

[jok3r87]

Originariamente inviato da mikael84

L'I/O su zen5 è a tutti gli effetti un problema. Infatti, in test specifici lo si nota, ed anzi alcune volte sta sotto addirittura il 7950, dove il controller è altamente impattante.

Non solo, il 9800x3d potrebbe fare di più, ma rispetto al liscio, le latenze l3 sono raddoppiate (le unità di calcolo devono compiere il doppio dei cicli) ed anche l'accesso alla ram è abbastanza più elevato.

AMD ha praticamente tirato questa versione a costo 0, riciclando quasi tutto.

Con zen6, ed il passaggio ai 3nP, l'I/O sarà sicuramente rivisto, sia per necessità che per il passaggio ai 4nm più densi.
La scelta di rimanere a 6nm, oltre per i costi, è condivisibile, in quanto la circuiteria dell'I/O ha una densità paragonabile quasi ad un 16nm, e di conseguenza per effettuare migliorie, l'unica manovra sarebbe stata quella di aumentare abbastanza la grandezza fisica del die, il che è impossibile per il package. Quindi serve maggior densità in quell'area.

Ma non protrebbe essere anche un problema di ecosistema?
Comunque in questo modo faranno un versione con die affinato e iod nuovo con un altro incremento di performance appena sufficente e poi nuovo die e nuovo iod, storia già vista.

[paolo.oliva2]

Originariamente inviato da jok3r87

Ma non protrebbe essere anche un problema di ecosistema?
Comunque in questo modo faranno un versione con die affinato e iod nuovo con un altro incremento di performance appena sufficente e poi nuovo die e nuovo iod, storia già vista.

AMD è MCM e questo è proprio il vantaggio dell'MCM.
L'IOD lo aggiorna una volta si ed una no, Zen2 e Zen3 stesso I/O, Zen4 e Zen5 idem, praticamente già così ha risparmiato un 50% dell'R&D, oltre a ciò un 50% del procio è prodotto con la nanometria più spinta (chiplet), l'altro 50% con nanometrie molto più economiche, e sfruttando le features TSMC, esempio L3 3D, ottiene performances che senza l'impilazione sarebbero proibitive per i costi.

Il problema non è AMD, che fondamentalmente riesce ad ottenere in prodotto molto performante ad una frazione del costo se fosse monolico... o, per meglio dire, il monolitico è "meglio" sino ad X8, MCM oltre X8.
Infatti ad AMD non è mai importato una cippa di essere competitiva vs Intel nella fascia entry-level desktop, nella fascia medio/alta, invece, c'è andata a nozze, adattando il suo listino prezzo/prestazioni prodotto su MCM al listino di chi produce in monolitico.

[ionet]

Originariamente inviato da mikael84

L'I/O su zen5 è a tutti gli effetti un problema. Infatti, in test specifici lo si nota, ed anzi alcune volte sta sotto addirittura il 7950, dove il controller è altamente impattante.

Non solo, il 9800x3d potrebbe fare di più, ma rispetto al liscio, le latenze l3 sono raddoppiate (le unità di calcolo devono compiere il doppio dei cicli) ed anche l'accesso alla ram è abbastanza più elevato.

AMD ha praticamente tirato questa versione a costo 0, riciclando quasi tutto.

Con zen6, ed il passaggio ai 3nP, l'I/O sarà sicuramente rivisto, sia per necessità che per il passaggio ai 4nm più densi.
La scelta di rimanere a 6nm, oltre per i costi, è condivisibile, in quanto la circuiteria dell'I/O ha una densità paragonabile quasi ad un 16nm, e di conseguenza per effettuare migliorie, l'unica manovra sarebbe stata quella di aumentare abbastanza la grandezza fisica del die, il che è impossibile per il package. Quindi serve maggior densità in quell'area.

si nota pero' che le cpu monolitiche serieG, con l3 dimezzata perdono ugualmente nonostante I/O/MC tutto integrato..
Zen rimane comunque l3 dipendente

secondo te strix point con l3 maggiorata a 24MB, misura intermedia rispetto alle precedenti cpu monolitiche a 16MB, e le varianti MCM con 32MB
potrebbe questa volta quasi pareggiare in prestazioni, rispetto le varianti desktop MCM

considerando che zen5 non ha proprio meravigliato, nonostante le profonde modifiche fatte rispetto a zen4, forse per colpa dell'I/O die vecchio a 6nm
ma sul monolitico oltre che integrato e a 4nm, dovrebbe portare anche un MC piu' evoluto, con un enorme abbattimento di molte latenze..

sono molto curioso, speriamo al CES viene ufficializzato anche su AM5
dovrebbe collocarsi tra un 9700x e un 9900

[PaolinoB]

il mio è 9800x3d è arrivato oggi, ho messo su tutto e già cosi mi sembra che rispetto al 5800x sia tutto più reattivo, ma può essere anche il fatto di aver formattato tutto.
adesso mi studio un po il discorso PBO perchè non ne so nulla

[wulff73]

Originariamente inviato da PaolinoB

il mio è 9800x3d è arrivato oggi, ho messo su tutto e già cosi mi sembra che rispetto al 5800x sia tutto più reattivo, ma può essere anche il fatto di aver formattato tutto.

Credo che la reattività maggiore sia dovuta al fatto che probabilmente del tuo vecchio PC ti è rimasto il case e l'alimentatore.

[PaolinoB]

Originariamente inviato da wulff73

Credo che la reattività maggiore sia dovuta al fatto che probabilmente del tuo vecchio PC ti è rimasto il case e l'alimentatore.

si, anche la 4080
sicuramente un bel formattone aiuta sempre

[mikael84]

Originariamente inviato da ionet

si nota pero' che le cpu monolitiche serieG, con l3 dimezzata perdono ugualmente nonostante I/O/MC tutto integrato..
Zen rimane comunque l3 dipendente

Certo, l'architettura zen, ha nella l3 il vero punto di forza sia di hit rate che di core to core. Gli HIT rate tuttavia sono bassi, spesso meno della metà, ed avere appena 16mb, complica non poco le cose.

Per questo, una struttura a 16 core, dovrebbe integrarne 64 e non 32, il che complica le cose, visto che tale area occupa circa 25mm2 su 70.

Originariamente inviato da ionet

secondo te strix point con l3 maggiorata a 24MB, misura intermedia rispetto alle precedenti cpu monolitiche a 16MB, e le varianti MCM con 32MB
potrebbe questa volta quasi pareggiare in prestazioni, rispetto le varianti desktop MCM

considerando che zen5 non ha proprio meravigliato, nonostante le profonde modifiche fatte rispetto a zen4, forse per colpa dell'I/O die vecchio a 6nm
ma sul monolitico oltre che integrato e a 4nm, dovrebbe portare anche un MC piu' evoluto, con un enorme abbattimento di molte latenze..

sono molto curioso, speriamo al CES viene ufficializzato anche su AM5
dovrebbe collocarsi tra un 9700x e un 9900

Strix point però è diverso, ha un doppio cluster (ccx), con 4 core da 16mb, e 8 core zen5c con 8mb (cache dimezzata vs i 16 di un cluster epyc).
Naturalmente questa struttura si è dimostrata non ottimale lato core to core, che vede latenze nei core dense, circa 9 volte superiori.
Anche qua, si è limitati dall'IF a 64 gb/s.

[paolo.oliva2]

Originariamente inviato da mikael84

Certo, l'architettura zen, ha nella l3 il vero punto di forza sia di hit rate che di core to core. Gli HIT rate tuttavia sono bassi, spesso meno della metà, ed avere appena 16mb, complica non poco le cose.

Per questo, una struttura a 16 core, dovrebbe integrarne 64 e non 32, il che complica le cose, visto che tale area occupa circa 25mm2 su 70.

Ma perchè dovrebbe usare l'area di silicio costoso del chiplet, quando può mantenere 32MB sul chiplet ed impilare il resto? Anzi, visto che TSMC ora può consentire 3 livelli di impilazione, potrebbe anche ridurre la L3 sul chiplet a 16MB per poi impilarne a iosa.
Oltre a ridurre lo spazio dell'interposer, ha anche il guadagno che tutta la L3 impilata sarebbe ad una nanometria di gran lunga meno costosa del 2nm TSMC (se diamo fine 2026 inizi 2027, deve essere per forza 2nm, a meno di aggiustamenti vs Intel 18A).

[ROBHANAMICI]

Originariamente inviato da PaolinoB

il mio è 9800x3d è arrivato oggi, ho messo su tutto e già cosi mi sembra che rispetto al 5800x sia tutto più reattivo, ma può essere anche il fatto di aver formattato tutto.
adesso mi studio un po il discorso PBO perchè non ne so nulla

Good facci sapere se riesci a smanettarci un pò su anche in termini di overclock

[jok3r87]

Originariamente inviato da paolo.oliva2

Ma perchè dovrebbe usare l'area di silicio costoso del chiplet, quando può mantenere 32MB sul chiplet ed impilare il resto? Anzi, visto che TSMC ora può consentire 3 livelli di impilazione, potrebbe anche ridurre la L3 sul chiplet a 16MB per poi impilarne a iosa.
Oltre a ridurre lo spazio dell'interposer, ha anche il guadagno che tutta la L3 impilata sarebbe ad una nanometria di gran luga meno costosa del 2nm TSMC (se diamo fine 2026 inizi 2027, deve essere per forza 2nm, a meno di aggiustamenti vs Intel 18A).

Perchè la l3 e la tecnica di aumentarla senza aumentare a dismisura la superfice della cpu "v3d" sono degli espedienti per mascherare le latenze, non è aumentandole a dismisura che migliori il processore.
Anche aumentando l'ipc e\o le frequenze avrai dei colli di bottiglia ancora più grandi di quelli che si intravedono con zen5. Per avere davvero un aumento sensibile di performance va messo mano all'iod e\o al desing del ccd passando a x10 magari in modo da avere un top x10+x10.

Ma ovviamente tutto questo ha un costo e finchè amd con gli attuali sistemi riesce a stare davanti a intel e i processori come 9800x3d vanno a ruba con l'attuale rapporto prezzo\prestazioni non certo fenomenale, non c'è motivo per amd di farsi autoconcorrenza.

[antoniotdi]

Più passa tempo e più la situazione peggiora, 9800x3d non arrivano e i 7800x3d continuano a lievitare...

[WarSide]

Originariamente inviato da antoniotdi

Più passa tempo e più la situazione peggiora, 9800x3d non arrivano e i 7800x3d continuano a lievitare...

Ringraziate trump che sta facendo schizzare il dollaro (euforia sui mercati). I prezzi aumenteranno nel breve periodo, per poi vedere il dollaro crollare l'anno prossimo causa inflazione.

[paolo.oliva2]

Originariamente inviato da jok3r87

Perchè la l3 e la tecnica di aumentarla senza aumentare a dismisura la superfice della cpu "v3d" sono degli espedienti per mascherare le latenze, non è aumentandole a dismisura che migliori il processore.
Anche aumentando l'ipc e\o le frequenze avrai dei colli di bottiglia ancora più grandi di quelli che si intravedono con zen5. Per avere davvero un aumento sensibile di performance va messo mano all'iod e\o al desing del ccd passando a x10 magari in modo da avere un top x10+x10.

Ma ovviamente tutto questo ha un costo e finchè amd con gli attuali sistemi riesce a stare davanti a intel e i processori come 9800x3d vanno a ruba con l'attuale rapporto prezzo\prestazioni non certo fenomenale, non c'è motivo per amd di farsi autoconcorrenza.

Si, però il discorso era su Zen6 con passaggio CCX a X16 (almeno), quindi il discorso era che Chiplet X16 e 64MB L3 non rientrerebbe in 70mm2 di chiplet anche se a 2nm, quindi averla impilata e solamente 32MB o addirittura 16MB sul chiplet, ridurrebbe i costi e aumenterebbe la disponibilità area sul chiplet a favore dei core.

I rumor su Zen6 parlano di CCX X16 e X32... il chiplet X32 di Zen5C per Epyc denso, non si comprende se sia un chiplet con 4 CCX X8 o ci sia già un salto al CCX X16 o addirittura X32.

L'impressione che ho io, è che AMD non stia puntando specificatamente alla massima prestazione del core (IPC), ma alla soluzione più economica per la prestazione X.
Esempio FPS... Senza la L3 3D, quali sarebbero i modi? Aumentare l'IPC dei core, aumentare la L3 sul die, inserire una L4, aumentare le frequenze, e altro. Sono tutte soluzioni però che aumentano i costi produzione.
L'MCM AMD attuale è nettamente superiore all'MCM attuale Intel... il passaggio del CCX a X16/X32, eliminando le latenze inter-CCX, assicurerebbe ad AMD un vantaggio almeno di 2 anni ulteriori... e sommato alle features di impilazione TSMC, metterebbe AMD in una posizione di vantaggio su Intel anche con 1-2 nodi silicio di svantaggio, e al momento TSMC ha certamente più di 1 nodo su Intel di vantaggio.

P.S.
Mi sono sempre chiesto se si potesse passare a X16 anche con l'anello L3 CCX X8, semplicemente utilizzando la L2 condivisa tra 2 core creata con BD. In fin dei conti il CCX X8 è definito X8 perchè ha un anello di comunicazione tra la L3 e 8 L2, ma se la L2 servisse 2 core al posto di 1, si passerebbe a CCX X16 senza dover aumentare le vie dell'anello L3 X8.

[Ludus]

Sabato si monta cvd iniziano ad arrivare anche nei piccoli shop

[paolo.oliva2]

Complimenti!!!

[mikael84]

Originariamente inviato da paolo.oliva2

I rumor su Zen6 parlano di CCX X16 e X32... il chiplet X32 di Zen5C per Epyc denso, non si comprende se sia un chiplet con 4 CCX X8 o ci sia già un salto al CCX X16 o addirittura X32.

Ti vedo spesso nominare il CCD x32 zen5c, ma io non ho ancora capito quale sia tale chip.
AMD torino zen5c, 3nmE, non ha CCD da 32, ma i classici 16 core x 32 mb (ovvero 2 CCX da 8).
Torino ha 12 CCD da 16 core (192 core), non certo da 32.



Riguardo impillare la cache, si, si può fare, ma devi tenere conto di vari fattori, soprattutto tra 2 CCD, come latenze quasi raddoppiate, accesso ram, core to core tra CCD, e di costi.

[jok3r87]

Originariamente inviato da paolo.oliva2

Si, però il discorso era su Zen6 con passaggio CCX a X16 (almeno), quindi il discorso era che Chiplet X16 e 64MB L3 non rientrerebbe in 70mm2 di chiplet anche se a 2nm, quindi averla impilata e solamente 32MB o addirittura 16MB sul chiplet, ridurrebbe i costi e aumenterebbe la disponibilità area sul chiplet a favore dei core.

I rumor su Zen6 parlano di CCX X16 e X32... il chiplet X32 di Zen5C per Epyc denso, non si comprende se sia un chiplet con 4 CCX X8 o ci sia già un salto al CCX X16 o addirittura X32.

L'impressione che ho io, è che AMD non stia puntando specificatamente alla massima prestazione del core (IPC), ma alla soluzione più economica per la prestazione X.
Esempio FPS... Senza la L3 3D, quali sarebbero i modi? Aumentare l'IPC dei core, aumentare la L3 sul die, inserire una L4, aumentare le frequenze, e altro. Sono tutte soluzioni però che aumentano i costi produzione.
L'MCM AMD attuale è nettamente superiore all'MCM attuale Intel... il passaggio del CCX a X16/X32, eliminando le latenze inter-CCX, assicurerebbe ad AMD un vantaggio almeno di 2 anni ulteriori... e sommato alle features di impilazione TSMC, metterebbe AMD in una posizione di vantaggio su Intel anche con 1-2 nodi silicio di svantaggio, e al momento TSMC ha certamente più di 1 nodo su Intel di vantaggio.

P.S.
Mi sono sempre chiesto se si potesse passare a X16 anche con l'anello L3 CCX X8, semplicemente utilizzando la L2 condivisa tra 2 core creata con BD. In fin dei conti il CCX X8 è definito X8 perchè ha un anello di comunicazione tra la L3 e 8 L2, ma se la L2 servisse 2 core al posto di 1, si passerebbe a CCX X16 senza dover aumentare le vie dell'anello L3 X8.

Devi dividere l'aspetto\obiettivo economico commerciale da quello di possibilità\capacità architetturale. Finché amd resta al top gli incrementi saranno a piccoli step come faceva intel del resto.

Aumentare ipc-core-frequenze, senza aumentare la larghezza di banda e ridurre la latenza verso le ram e ridurre la latenza della connessione tra CCD, porterà ad un aumento minimo di prestazioni anche meno di quello che c'è stato tra zen4 e zen5. Gli anelli come li definisci tu li devi togliere non portare sulla L2, altrimenti avrai ancora più latenza.

[BelzebV]

Originariamente inviato da Ludus

Sabato si monta cvd iniziano ad arrivare anche nei piccoli shop

Good! A me oggi si è ossa qualcosa, e mi risulta in preparazione, percio ldlx ha ricevuto il secondo stock! Come fai ad attendere fino a sabato? hahahahha
io mi sarei dato malato!

[Zago91]

Originariamente inviato da Ludus

Sabato si monta cvd iniziano ad arrivare anche nei piccoli shop

Il codice seriale nascosto?