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Ecovacs DEEBOT T90 PRO OMNI: ora il rullo di lavaggio è ampio
Ecovacs DEEBOT T90 PRO OMNI: ora il rullo di lavaggio è ampio
DEEBOT T90 PRO OMNI abbina un sistema di aspirazione basato su tecnologia BLAST ad un rullo di lavaggio dei pavimenti dalla larghezza elevata, capace di trattare al meglio le superfici di casa minimizzando i tempi di lavoro. Un robot completo che riesce anche ad essere sottile e garantire automazione ed efficienza nelle operazioni di pulizia di casa
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Old 26-07-2023, 08:01   #1
Redazione di Hardware Upg
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Link alla notizia: https://edge9.hwupgrade.it/news/devi...on_118708.html

Intel si occuperà di produrre i futuri chip custom 5G di Ericsson con l'avanzato processo produttivo 18A, mentre Ericsson ottimizzerà le soluzioni Cloud RAN per piattaforme Xeon.

Click sul link per visualizzare la notizia.
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Old 26-07-2023, 08:36   #2
UIQ
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Città: Polirone
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Scelta molto coraggiosa

Ma intelligente, immagino comunque si siano premuniti di avere un piano B in caso di problemi 🤓
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Old 26-07-2023, 08:52   #3
emanuele83
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Ben 18A (ampere)! E il buon vecchio Sistema internazionale di misurazione è andato a donnine (od omini, non conosco i suoi gusti).

copia e incolla da wikipedia: funzionerà?

Å
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Since 2008: Intel [email protected], ASUS P5QPRO, 8GB DDR2 800, Radeon HD 7770, Win10 Pro 64bit
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Old 26-07-2023, 11:21   #4
WarSide
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Ben 18A (ampere)! E il buon vecchio Sistema internazionale di misurazione è andato a donnine (od omini, non conosco i suoi gusti).

copia e incolla da wikipedia: funzionerà?

Å
Infatti la notizia è incompleta. Sono 18A a 1V? 10V? 100V?

Magari ci vorrà la trifase per alimentare quegli apparati
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Old 26-07-2023, 12:47   #5
emanuele83
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L'Avatar di emanuele83
 
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Infatti la notizia è incompleta. Sono 18A a 1V? 10V? 100V?

Magari ci vorrà la trifase per alimentare quegli apparati
beh dai suppongo sia Ultra ultra ultra low voltage. Non so a quanto arrivino i core voltage con tecnologie cosí spinte. in effetti non riesco a trovare info. ho letto tsmc che con 3 nm arriva a 0,75V ma mi sembrano tensioni alte. ho un 65nm ache se non erro ha intorno a 1.2 volt dicore voltage.
il punto è che tensioni così alte in transistor cosi piccoli portano il campo elettrico tra le armature del condensatore di gate a livelli molto alti. in ogni caso il consumo è proporzionale alla tensione di core, per cui scalando con la tecnologia si abbassa.
qualcuno ha idea un processo a 3 nm quanto arrivi a tensione di core?
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Old 26-07-2023, 13:08   #6
WarSide
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Originariamente inviato da emanuele83 Guarda i messaggi
beh dai suppongo sia Ultra ultra ultra low voltage. Non so a quanto arrivino i core voltage con tecnologie cosí spinte. in effetti non riesco a trovare info. ho letto tsmc che con 3 nm arriva a 0,75V ma mi sembrano tensioni alte. ho un 65nm ache se non erro ha intorno a 1.2 volt dicore voltage.
il punto è che tensioni così alte in transistor cosi piccoli portano il campo elettrico tra le armature del condensatore di gate a livelli molto alti. in ogni caso il consumo è proporzionale alla tensione di core, per cui scalando con la tecnologia si abbassa.
qualcuno ha idea un processo a 3 nm quanto arrivi a tensione di core?
Lo so bene, la mia voleva essere una battuta riferita alle attuali CPU intel che sono dei forni creamatori da 600W di TDP.
Gli attuali incendi in sicilia non sono stati appiccati da piromani, ma sono stati causati da qualche rig intel che ha preso fuoco per il caldo torrido
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Old 26-07-2023, 21:49   #7
LMCH
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Messaggi: 6502
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ho letto tsmc che con 3 nm arriva a 0,75V ma mi sembrano tensioni alte. ho un 65nm ache se non erro ha intorno a 1.2 volt dicore voltage.
il punto è che tensioni così alte in transistor cosi piccoli portano il campo elettrico tra le armature del condensatore di gate a livelli molto alti.
La tensione di soglia dei semiconduttori basati su silicio dopato varia da 0.6V a 0.8V.
Se si usa la logica CMOS non puoi scendere sotto la tensione di soglia, altrimenti non di riesce a commutare di stato.
Ci sono delle soluzioni che aggirano il problema con pompe di carica, ma per quel poco che ne so la cosa complica la progettazione ed aumenta l'area utilizzata sul chip.
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