VHDL

[wave00]

Salve ragazzi io dovrei realizzare un circuito partendo da un codice vhdl
Qualcuno è in grado di aiutarmi?

[gugoXX]

Non ho capito se stai cercando di fare qualcosa per esercizio oppure se proprio hai un codice VHDL e devi ricavarne il circuito.

[wave00]

e' un esercizio, ma non so proprio come si fa!
Sapresti aiutarmi?

[gugoXX]

Prova a postare un pezzo di codice.
Di VHDL ce ne sono di tanti tipi, e non me lo ricordo benissimo.
Se nessuno riesce a darti una mano direttamente possiamo provare a ragionarci sopra assieme.

[wave00]

se hai msn o skype possiamo parlarne direttamente

[gugoXX]

no, mi spiace, ho ICQ e non lo accendo pure da un po', non mi ricordo la PWD

[wave00]

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_signed.all;
entity exam is port(a,b,i : in std_logic_vector(3 downto 0);
l, clk, rst : in std_logic;
out1 : out std_logic_vector(3 downto 0));
end exam;

architecture mixed of exam is
signal c, d, n, h : std_logic_vector(3 downto 0);
signal e, f, g, m : std_logic;
begin

PROC1 : process (reset, clk)
begin
if( reset=’1’ ) then
h <= “0000”;
elsif (clk = '1' and clk'event) then
h <= n * i;
end if;
end process;

PROC2: process(l, g)
begin
if ( l='0' ) then
m <= not g;
else
m <= g;
end if;
end process;

PROC3: process(m, c, d)
begin
if ( m ) then
n <= c;
else
n <= d;
end if;
end process;

PROC4: process(clk)
begin
if (clk = '0' and clk'event) then
if(reset=’1’) then
out1 <= “0000”;
else
out1 <= h;
end if;
end if;
end process;

g <= f and e;
c <= a – b;
e <= a > b;
f <= b > 0;
d <= b - a;

end mixed;

[gugoXX]

Allora, butto un po' in mezzo.

Originariamente inviato da wave00

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_signed.all;
entity exam is port(a,b,i : in std_logic_vector(3 downto 0);
l, clk, rst : in std_logic;
out1 : out std_logic_vector(3 downto 0));
end exam;

Questo dovrebbe essere il componente visto da fuori,
che ha:
3 bus da 4 bit in ingresso
3 pin (clock, reset e l)
1 bus da 4 bit in uscita

architecture mixed of exam is
signal c, d, n, h : std_logic_vector(3 downto 0);
signal e, f, g, m : std_logic;
begin

Questa e' la dichiarazione delle variabili interne, ovvero 4 bus da 4 bit e 4 segnali (fili normali)
Ci sei?

[wave00]

si ok, ma senti non hai proprio msn?

[gugoXX]

Eh no, mi spiace. Ce l'ho al lavoro, ma a casa no...

Ho sbagliato comunque.
<= e' l'assegnazione di stato.
Quindi
c, d, n, h
sono 4 segnali da 4 bit
mentre
e, f, g, m
sono 4 fili

Dai che e' facile, me lo sono ricordato.

[wave00]

cmq l'ese è questo:
http://home.dei.polimi.it/bolchini/d...20080211cb.pdf
c'è anche quest'altro
http://home.dei.polimi.it/bolchini/d...20070219cb.pdf

[gugoXX]

PROC1 : process (reset, clk)
begin
if( reset=’1’ ) then
h <= “0000”;
elsif (clk = '1' and clk'event) then
h <= n * i;
end if;
end process;

Qui c'e' un registro. All'uscita c'e' il segnale h (4 bit)
Se arriva il reset si resetta il registro
Dentro il registro arriva il prodotto di n*i, un moltiplicatore?

[gugoXX]

Originariamente inviato da wave00

PROC2: process(l, g)
begin
if ( l='0' ) then
m <= not g;
else
m <= g;
end if;
end process;

Questa e' una semplice combinatoria.
dentro un multiplexer semplicissimo, pilotato dal segnale l, entra sia g che g-negato.

L'ho risolta. E' semplicemente la NOT della XOR tra g ed l
Basta che ti fai le 4 combinazioni.

[gugoXX]

Originariamente inviato da wave00

PROC3: process(m, c, d)
begin
if ( m ) then
n <= c;
else
n <= d;
end if;
end process;

Questo invece e' davvero un mutilplexer.
E' pilotato da m, ed entrano c e d
l'uscita e' n

[gugoXX]

Originariamente inviato da wave00

PROC4: process(clk)
begin
if (clk = '0' and clk'event) then
if(reset=’1’) then
out1 <= “0000”;
else
out1 <= h;
end if;
end if;
end process;

di nuovo un componente con memoria.

4 flipflop messi davanti all'uscita, resettati sincroni.
Davanti il flipflop campiona il segnale h

[gugoXX]

Originariamente inviato da wave00

g <= f and e;
c <= a – b;
e <= a > b;
f <= b > 0;
d <= b - a;

Questa e' solo la glue logic tra i pezzi, con i sommatori, i comparatori, etc.
Ora e' solo questione di mettere insieme i pezzi.

[wave00]

ci sto capendo poco senza disegni

[wave00]

ma sai se c'è un software dove scrivo in vhdl ed ottengo lo schema logico?

[gugoXX]

Eh, i software ci sono, ma non si capisce nulla dopo, il disegno lo fanno ottimizzato.

Comunque il disegno l'ho fatto...
Se puo' servirti per controllare:
- 2 registri da 4bit
- un moltiplicatore
- un multiplexer da 4bit
- una not, una xor
- una and
- un sottrattore (4bit con 4bit)
- un comparatore (4bit con 4bit)
- un comparatore con 0 di un bus da 4
(Esce quindi un segnale solo che dice si', oppure no)
(In pratica e' come prendere il bit piu' suignificativo del bus da 4 e negarlo)
- un sottrattore (4bit con 4bit)

Ma e' un tema d'esame recentissimo...

[wave00]

si è recentissimo, ma non hai modo di fare un disegno,magari in paint o photoshop o come vuoi e metterlo in un indirizzo e permettermi di vederlo?