come mai in hertz?

[riaw]

Originariamente inviato da ciccio88
intanto grazie
+ o - avevo capito, maho confuso un po spiegandomi
solo un'ultima cosa= se invece di aumentare il numero di stadi delle pipeline, si aumentasse il numero delle pipeline stesse nn si avrebbero tante pipeline "veloci" ad elaborare e allo stesso tempo anke un numero maggiore di stadi, quindi una frequenza cmq + alta?

non puoi aumentare il numero delle pipeline, o meglio
un algoritmo quando deve essere calcolato è strutturato come un calcolo "complesso".
questo calcolo "complesso" viene smantellato in unità più semplici.
la pipeline è composta da stadi in grado di eseguire questi calcoli "semplici" e quindi prima si suddivide un calcolo "complesso" in calcoli "semplici", che a loro volta vengono eseguiti dallo specifico stadio all'interno della pipeline.
quindi la pipeline non la puoi spezzare in più pipeline per essere eseguite in parallelo, perchè verrebbero a mancare degli stadi in grado di fare determinate operazioni.
una cosa simile a quella che dici l'ha realizzata la intel con il sistema ht. i calcoli in un processore sono divisi in due: virgola fissa e virgola
mobile.
l'ht analizza di che tipo è un calcolo:
- se è in virgola fissa E IL SUCCESSIVO è in virgola mobile ne manda uno nella unità di calcolo virgola fissa e quello dopo nell'unità in virgola mobile, e viceversa.
- se due calcoli successivi sono DELLO STESSO TIPO (cioè entrambi virgola fissa o entrambi virgola mobile) ne viene eseguito uno per volta come in tutti i processori.

[Gen.Web]

Originariamente inviato da ciccio88
fai finta nn lo abbia scritto, intanto devo capire questo
RIASSUNTO:
la frequenza [nel prcio] indica il numero di cicli del clock in grado di compiere un processore in un secondo [ e fin qui.. ]
il ciclo è l'elaborazione di un dato ke avviene tramite gli stadi delle pipeline, quindi + stadi = + tempo x terminare il calcolo, ma anke + maggior numero di cicli e quindi maggiore frequenza
ultime domande: [spero]
1) un dato deve passare attraverso tutta la pipelina x tutti i suoi stadi, gli stadi si riempono contemporaneamente o il dato "passa" man mano allo stadio succesivo? [nella seconda ipotesi, le stadio ke ha "mandato" il dato allo stadio dopo è già pronto a ricevere il dato dello stadio precedente o deve aspettare ke il dato viene completamente elaborato dalla pipelina?]
2) quante pipeline ha un processore? un dato da elaborare passa attraverso solo una pipelina o tutte quante?

allora... il processore è sensibile ai fronti di salita del clock. In generale quando questo passa da 0 a 1 i registri si attivano e fanno passare i dati che hanno in entrata. Quindi l'evento che fa "muovere" i dati all'interno di un procio è la transizione 0-1.
Teoricamente si potrebbe dire che + le pipelines sono lunghe, più la frequenzaè alta e + tutto è veloce. PRaticamente però ci sono alcuni inconvenienti. Ad esempio non si riesce a tenere carica sempre la pipeline. Oppure se succede qualcosa in uno stadio tutti gli altri dopo saltano. Gli stadi non si riempono contemporaneamente, ma uno per volta, dal primo all'ultimo e a ogni ciclo di clock sono disponibili per elaborare un dato
Per l'ultima domanda aspetta altri, non voglio dire cose sbagliate

[Dumah Brazorf]

Originariamente inviato da ciccio88
fai finta nn lo abbia scritto, intanto devo capire questo
RIASSUNTO:
la frequenza [nel prcio] indica il numero di cicli del clock in grado di compiere un processore in un secondo [ e fin qui.. ]
il ciclo è l'elaborazione di un dato ke avviene tramite gli stadi delle pipeline, quindi + stadi = + tempo x terminare il calcolo, ma anke + maggior numero di cicli e quindi maggiore frequenza
ultime domande: [spero]

Non so se hai capito bene, quindi provo a farti un esempio: immagina di avere un problema da risolvere. Con una pipeline a 2 stadi lo risolvi in 2 passi e il tempo di un ciclo di clock dovrà essere leggermente superiore al tempo necessario allo stadio + lento per compiere la sua parte (leggermente superiore perchè deve esserci il tempo necessario per passargli i dati ecc). Aumentando il numero di stadi ognuno avrà un compito che richiederà minor tempo per essere portato a termine da qui il tempo di un ciclo di clock sarà minore, aumentando così la frequenza. Per eseguire un'istruzione serviranno sì + cicli, ma questi avranno una durata inferiore.

1) un dato deve passare attraverso tutta la pipelina x tutti i suoi stadi, gli stadi si riempono contemporaneamente o il dato "passa" man mano allo stadio succesivo? [nella seconda ipotesi, le stadio ke ha "mandato" il dato allo stadio dopo è già pronto a ricevere il dato dello stadio precedente o deve aspettare ke il dato viene completamente elaborato dalla pipelina?]

Tutti gli stadi devono essere al lavoro per avere il rendimento massimo. Tra ogni stadio c'è un buffer, una piccola memoria dove vengono messi i dati elaborati. Immaginando che la pipeline vada da sinistra a destra: ad ogni ciclo di clock ogni stadio prenderà i dati provenienti dal buffer alla sua sinistra (dove lo stadio precedente ha messo i dati che ha elaborato), li elaborerà e li metterà nel buffer alla sua destra, dove verranno presi nel ciclo successivo dallo stadio che lo segue.

[ciccio88]

Originariamente inviato da Dumah Brazorf
Non so se hai capito bene, quindi provo a farti un esempio: immagina di avere un problema da risolvere. Con una pipeline a 2 stadi lo risolvi in 2 passi e il tempo di un ciclo di clock dovrà essere leggermente superiore al tempo necessario allo stadio + lento per compiere la sua parte (leggermente superiore perchè deve esserci il tempo necessario per passargli i dati ecc). Aumentando il numero di stadi ognuno avrà un compito che richiederà minor tempo per essere portato a termine da qui il tempo di un ciclo di clock sarà minore, aumentando così la frequenza. Per eseguire un'istruzione serviranno sì + cicli, ma questi avranno una durata inferiore.



Tutti gli stadi devono essere al lavoro per avere il rendimento massimo. Tra ogni stadio c'è un buffer, una piccola memoria dove vengono messi i dati elaborati. Immaginando che la pipeline vada da sinistra a destra: ad ogni ciclo di clock ogni stadio prenderà i dati provenienti dal buffer alla sua sinistra (dove lo stadio precedente ha messo i dati che ha elaborato), li elaborerà e li metterà nel buffer alla sua destra, dove verranno presi nel ciclo successivo dallo stadio che lo segue.

ok ho avuto conferma
rimane sempre la domanda 2

[Eva 01]

Ragà avete tolto una marea di dubbi anke a me!
Grande Ciccio,bel thread!
-respect-

[ciccio88]

Originariamente inviato da Eva 01
Ragà avete tolto una marea di dubbi anke a me!
Grande Ciccio,bel thread!
-respect-

grazie, speravo servisse anke a qualcun altro

[Eva 01]

Sicuramente è servito. Almeno a me,mi son copiato le pagine e dopo me la studierò con calma così capisco per benino.
-respect-

[^TiGeRShArK^]

x quanto riguarda la domanda 2 se nn sbaglio nei proci reali dovrebbero esserci delle pipe ridondanti necessarie quando va in stallo la pipe, come ho spiegato nel thread sulle pipe ... però onestamente non ricordo se queste pipe erano implementate solo nei proci Risc o anke in quelli odierni.

[_YTS_]

01010111100011001

si basa tutto sull apertura e chiusura di transistor, o meglio il passaggio di stato o la commutazione che avviene in essi, in questo caso 3 miliardi di volte al secondo.
ci sono anche di piu veloci sempre parlando di transistor, e ovviamente di piu lenti e di facile impiego come quello dello switching nella sezione di alimentazione di un alimentatore, nel quale viaggiano a freq dei khz al posto dei giga.

le pipeline ecc non c entrano niente, una volta si accendevano le valvole, ora conducono i transistor drogati (beato loro ),
domani la luce e poi chissa...

ciao



_YTS_