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Originariamente inviato da bjt2
La logica dinamica non consente di fermare il clock senza perdere lo stato (la maggior parte delle logiche devono funzionare almeno a 50 MHz). La logica statica invece consente di fermare completamente il clock di una sottounità senza perdere il contenuto dei registri interni. Non pensavo che qualcuno provasse ad usare la logica statica...
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Veramente io mi sono (un pò) meravigliato che usassero quella dinamica, anche se tutto sommato lo davo per scontato.
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Originariamente inviato da Scrambler77
Si chiedo scusa, non volevo dare ragione a l'uno o a l'altro... stavo solo documentando. 
Cmq. a quanto ne so io, dal punto di vista progettuale la logica dinamica è molto più semplice di quella statica. ...e fino a ieri il power-management non è mai stato nel cuore dei progettisti.  |
Proprio no,
la logica statica è molto più semplice da progettare di quella dinamica sotto un sacco di punti di vista. Comunque più semplice o più difficile, chi progetta CPU di certo le sa usare entrambe
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Originariamente inviato da bjt2
Non sto dicendo che non ha ragione... Sto solo spiegando la differenza tra le due logiche. Mi conforta molto sapere che finalmente qualcuno la sta usando, visto i vantaggi in termini energetici che comporta... E visto anche che consentirebbe di costruire CPU asincrone (senza clock) che vanno alla velocità massima permessa dal silicio e quindi più sono fredde e più sono veloci... Non mi ricordo i motivi per cui si usa la logica dinamica invece di quella statica... |
Naaaa hai un pò confuso il meccanismo del clock con la logica statica o dinamica.
Come forse ricordi correttamente nella logica statica il clock non arriva alle porte logiche della rete combinatoria, anche se viene comunque usato per la sincronizzazione tra i registri.
Ma i problemi della realizzazione dei circuiti asincroni rimangono tutti (sono a livello di rete, non di logica) ed è praticamente impensabile poter progettare una CPU senza clock di sincronizzazione.
Nella logica dinamica, il clock pilota anche la fase di precarica delle porte logiche. E' vero che funziona con un clock minimo, e chiaramente senza clock non puoi realizzare logica dinamica. Però nulla toglie che puoi realizzare dei registri in logica statica e fermare la rete combinatoria che c'è in mezzo, realizzata mediante logica dinamica, togliendo il clock: l'informazione rimarrà memorizzata nei registri.
La logica dinamica richiede meno transistor di quella CMOS (n+2 contro 2n della CMOS per porta logica -visto che vi piacciono le formule :P ), ed è quindi
più veloce ed occupa meno spazio. lntel ha scelto di aumentare l'utilizzo della statica per un discorso di consumi: la logica dinamica ha il 50% di consumare anche quando non commuta, mentre la CMOS consuma solo quando commuta (leakage a parte).
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Originariamente inviato da bjt2
In AMD ogni stadio della pipeline è composto da 24 "livelli"...
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ehm... esattamente cosa c'entrava con quello che stavamo dicendo ^^'' ?