|
Rispetto al mio post precedente, ho letto dei commenti in merito... ma ci ho capito poco (direi nulla).
Boh... faccio un sunto da ubriaco.
La L3 impilata sul CCX avrebbe funzioni di L4.. teorizzando il guadagno tra averla sul motherchip e già sul chiplet.
oppure
Una L3 a blocchi. Cioè, il guadagno della cache è nel bilanciamento tra latenze (che sono proporzionate alla capacità) e il guadagno di trovare il dato senza andare nella DDR.
Se si dividesse una L3 da 256MB in 4 L3 da 64MB, si potrebbe combinare una latenza bassa per 64MB ad una capacità più alta.
oppure
Ambedue.
A prescindere da queste fantasie, il punto di vantaggio dell'impilazione, secondo me, è nell'ottenere un sistema MCM che alla fine è realizzato tutto in un die.
Facendo un esempio, il paradosso dell'MCM è nel punto di incontro con la nanometria silicio. Se sul 7nm si è passati a CCX X8, il 5nm permetterebbe un CCX X12 e il 3nm un CCX X16. Ma è ovvio che più si aumenta il numero dei core, più perderebbe senso il discorso MCM, inteso non solo come resa ma anche come costo progettuale.
L'impilazione è letteralmente una manna, perché se impilassimo un CCX X8 al motherchip e ad un altro CCX X8, otterremmo un CCX X16 nella risultante, ma con costi produzione/progettuale da CCX X8.
P.S.
Il CCX è fondamentalmente più core con L1 e L2 proprietarie a core con una L3 condivisa per n core del CCX. L'interscambio dei dati tra CCX avviene tramite le L3 di ciascun CCX.
Con l'impilazione, potremmo ottenere L3 native "piccole" che unite realizzano grandi dimensioni, e diventa inutile realizzare CCX con più core semplicemente condividendo le L3 (che sono già lì).
Il know-OUT offerto da TSMC è enorme (Lisa Su riporta che l'hanno realizzato insieme ad AMD, ma io non ci credo), e a questo si aggiunge pure il proprietario sistema di raffreddamento dell'impilazione (sempre TSMC) del die.
Se AMD sarà in grado di sfruttare tutto il potenziale offerto da TSMC, non lo so, ma per certo AMD potrebbe fare di tutto di più,
|