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C.C. Wei, amministratore delegato di TSMC, ha parlato della sfida con Intel nel campo dei processi produttivi: la società taiwanese pensa di avere in mano una soluzione migliore di Intel 18A già con il processo N3P. Il passaggio a N2 sancirà un chiaro vantaggio.

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Bah.... Intanto se fosse vero quanto dichiarato da entrambi i contendenti vorrebbe dire che per fine 2024, col processo 18A Intel avrebbe perlomeno dimezzato lo svantaggio rispetto al processo N3E/N3P di TSMC passando da 4 anni iniziali a meno di due. Non male considerando che tutto questo è stato fatto in meno di 3 anni.

Infatti, pensavo peggio

Sarei curioso di sapere come procede la Cina nell' usare un piccolo acceleratore di particelle al posto dei fotoemettitori per produrre chip.....avevom letto qualcosa a proposito e prometteva bene,al punto di poter fare a meno di usare i macchinari di produzione europei e giapponesi

Sarei curioso di sapere come procede la Cina nell' usare un piccolo acceleratore di particelle al posto dei fotoemettitori per produrre chip.....avevom letto qualcosa a proposito e prometteva bene,al punto di poter fare a meno di usare i macchinari di produzione europei e giapponesi

I ricercatori cinesi stessi dicevano che la strada è ancora lunga, non aspetterei questa tecnologia col fiato sospeso

Con le difficoltà sempre più crescenti nella miniaturizzazione penso proprio che tutti e 3 arriveranno ad appaiarsi o quasi, prevedo prima o poi una tendenza all'appiattimento quantomeno fin tanto che si continuerà ad usare il sicilio.

Se ci basiamo già oggi sulle nostre esperienze di mercato già ora i margini di guadagno prestazionale a cui abbiamo assistito passando dal vecchio 7nm o ancora peggio dal 8nm di Samsung delle scorse generazioni a questi ultimi 5/4nm di TSMC c'è stato un gap al di sotto delle aspettative per me.

Loro non hanno paura certo...intanto gli Arrow Lake di Intel saranno a 2nm anticipando di almeno 2 anni la concorrenza. E mettiamoci in più che useranno i RibbonFET(nome artistico di Intel)che sono i famosi GAA(Gate All Around) con velocità di commutazione almeno doppie(teoriche)mettiamoci anche Power Via e siamo apposto. Io se fossi TSMC un po di paura la avrei.

Penso che sia il caso di ricordare che i 18A, 20A, N3P, N3E, ecc. sono solo nomi convenzionali.
Una volta il processo produttivo era nominato in base alla feature size dei CMOS "planari" ed erano prodotti proiettando luce (prima visibile, ora ultravioletta) su maschere fotolitografiche simili ai negativi delle macchine fotografiche a pellicola.
Adesso non é più così da molti anni.
Al posto di "negativi" si usano più reticoli di diffrazione per ottenere un risultato simile a quel che si otteneva con un singolo "negativo".
Questo perché la lunghezza d'onda usata per la fotolitografia EUV é 13.5 nm ed usata con semplici "negativi" non permette di scendere ai livelli "nominali" attuali.
Con la fotolitografia DUV é anche peggio, lunghezza d'onda 193 nm, che usando tecniche ad immersione permette di scendere a circa 50nm.

Per questo, specialmente da quando si usano FinFET e GAA/RibbonFET i "nanometri" di un processo produttivo sono una stima di quale dovrebbe essere la feature size di un processo fotolitografico "planare" con "negativi" ed una fonte di "luce" con lunghezza d'onda molto più piccola di quella effettivamente utilizzata.

I processi utilizzati da Intel, TSMC, Samsung ecc. non sono più comparabili, visto che molto dipende da quanti passaggidi produzione venfoni fatti, cone vengobo fatti, a quali livelli il software di progettazione simula correttamente il prodotto reale (e parlo di singoli gate), ecc. ecc.