Link alla notizia: http://www.hwupgrade.it/news/cpu/16197.html

AMD ha firmato un accordo di licenza per l'utilizzo di una tecnologia che permette di realizzare memorie embedded ad elevata densità

Click sul link per visualizzare la notizia.

Hem... ma non ho capito...
E' una nuova tecnologia per la cache del processore?

mi sembra una buona notizia per lo sviluppo tecnologico delle soluzioni amd
ma sono anche curioso di capire come si muoverà amd sul fronte della memoria ram
mi aspetto un "colpo" tipo quello dell'introduzione della ddr, ma questa volta la novità potrebbe anche essere anche più "sostanziosa" tipo qualcosa di specifico per il controller integrato negli A64

ciaobye

Credo che AMD stia mirando proprio a ridurre l'area dedicata alla cache del processore. I vantaggi sono evidenti, allo stato attuale la maggior parte dei transistor della cpu sono impiegati nelle cache.

Cache L3 per i sempre più esosi dual core? :)

Non penso, con la latenza dell'MCH bassa la cache di L3 è inutile, magari ampliano la cache L1 e L2, visto che questa tecnologia permette di fare SRAM con meno dei 6 transistor soliti per ogni bit, ma quanti in meno?

Le SRAM esistono dagli albori sia a 4 che a 6 transistors... Questa tecnologia permette di impacchettarli di più... Se poi le fanno anche a 4 transistor (il minimo per una cella SRAM)... A meno che non siano già a 4 transistors...

Beh tra poco processori con cache di l2 e l3 rispettivamente di 8 e 64 MB non sarebbe male, mettiamoci anche l'introduzione dei ram/rom disk e memorie flash a mantenimento statico prolungato e memorie ai nanotubi di carbonio...

Stiamo andando davvero avanti per quello che riguarda gli stream di I/O =)

Le SRAM esistono dagli albori sia a 4 che a 6 transistors... Questa tecnologia permette di impacchettarli di più... Se poi le fanno anche a 4 transistor (il minimo per una cella SRAM)... A meno che non siano già a 4 transistors...
Facendo i conti tempo fa con dothan e banias (identico core, doppia cache) veniva giusto con 6T nelle cache (e 9 bit per byte in ECC), cque per verificare:

Banias: 77m transistor
Dothan: 140m transistor

ipotesi 6-transistor per bit di SRAM:
Considerando il 15-20% di overhead in transistor per le cache L2 8way-set associative che è quello + comune viene:

Dothan: 2MB*9 = 18mbit * 6 =108Mtr * 1,20 (overhead) = 129,6 che lascia 11M di transistor per il core.
Banias: 1MB*9 = 9mbit *6 = 54Mtr * 1,20 = 64.8 che lascia 12,6M di transistor per il core.

ipotesi 4-transistor per bit di SRAM:
Dothan: 18mbit * 4 = 72Mtr * 1,20 = 86Mtr che lasciano troppi transistor al core (140-86=54M), il dothan non dovrebbe superare i 15M di transistor per core + L1.
Banias: 9mbit * 4 = 36Mtr *1,20 = 43,2Mtr che da 77-43=34Mtr per il core, che sono completamente diversi dai 54M del risultato di prima.

IMHO sono 6 per bit di SRAM, anche perchè le SRAM bipolari a 4 transistor consumano troppo, le cache nelle cpu in genere consumano pochissimo, quindi la cella più comune è quella a 6 transistor.

Edit: link con i 3 tipi di SRAM http://www.silicon7.com/tech_05.asp

Pierre Fazan, attualmente Chief Technology Officer, che per primo ha avuto l'idea di sviluppare memoria DRAM a transistor singolo utilizzando wafer silicon-on-insulator.

permette di quintuplicare la densità della memoria embedded SRAM tradizionale e di raddoppiare la densità della memoria embedded DRAM.


Quindi par di capore che ogni singolo bit viene memorizzato da un solo transistor non 4 o 6 come dite voi

ma dai? :D
questa è appunto la nuova tecnologia! ;)

non è un discorso molto più semplice???

A parità di spazio occupato per la cache supponiamo quella dei San Diego 1 MB, è possibile inserire nello stesso spazio addirittura 5 MB, aumentando anche le prestazioni di accesso???

In oltre chip DRAM e SDRAM con maggiore densità non permetterebbero di produrre banchi di ram sui 4 GB l'uno????

Queste notizie restano interessanti per AMD, che sta covando sotto qualcosa per i futuri A64 a 65 nm, prima l'accordo con i brevetti rambus, poi questi....i tasselli iniziano a combaciare :P

Ricrdatevi poi il fatto che AMD non fa solo Processori, ma circa il 35/40% del fatturato viene dalla divisione memorie di AMD.

C'è da dire che impacchettando così la cahce, inizia a consumare tanto quanto i transistor del core, cque non penso sia un discorso così semplice. Devi farci stare anche le piste di rame, non solo i transistor.

ma qualche dato sulla latenza e la velocità?

non ho capito bene se questa tecnologia può essere utilizzata anche per realizzare memorie statiche tipo CF

Correggetemi se sbaglio, ma uella disegnata in questa news è una DRAM a 1 transistor, che quindi si scarica, è più lenta, ha bisogno di refresh e di conseguenza anche di sense amplifiers per non perdere il dato in pochi millisecondi. Se questa ZRAM è quella disegnata non mi sembra proprio una grande invenzione...

beh, per i consumi non si sa nulla, potrebbero essere molto più bassi che non quelli dei transistor tradizionali (da quello che ho capito di questa tecnologia, NON ci sono transistor tradizionali come nelle celle SRAM e c'è qualche differenza anche con le celle DRAM normali) in quento viene sfruttato un effetto di campo, possibile solo con tecnologie di tipo SOI.

ipotesi 1: cache più grandi (difficile che siano le L1, probabile le L2) a parità di superficie del die, per avere più transistor a disposizione per la logica, sopratutto in ambito multicore (core più complessi e/o maggior numero di core sul die) e/o avere die più piccoli.
ipotesi2: cache L3 per sistemi multicore 2-4-8 cores su singolo die.

Oh..
sono proprio curioso di vedere i commenti tecnici che si dipaneranno su un bello schema di un transistore in tecnologia MOS, dove si va un po' sul tecnico sul serio e magari le discussioni assumono un certo peso e spessore

(senza spammare tanti commenti poco utili, come succende per la sezione VGA o CPU).

Attendo q.che valutazione tecnica per disquisire sull' argomento..
"Elettronici... unitevi!!!" :p

Ciao. :oink:

@tuccio
Mi pare di capire che si sfrutti in qualche modo la capacita' del Gate per mantenere piu' a lungo l'informazione
Lo schema non mi pare innovativo, forse e' una figura che non rispecchia la tecnologia Z-RAM ma una generica tecnologia DRAM

le dram ad un transistore esistono da un bel po e sfruttano le capacità di gate e di linea per memorizzare e leggere le informazioni. A chi interessa il discorso esiste un ottimo libro (che io stesso ho usato) Paolo Spirito - Elettronica Digitale. C'è poca matematica (che spaventa i "non" ingegneri :D) e parte quasi da zero.

Cmq le cache si "dovrebbero" fare con le sram a 6 transistori in tecnologia CMOS. Sono veloci e non consumano nulla in fase statica, ma solo in commutazione. Le DRAM hanno peggiori performance in lettura scrittura ma sono piu econome nel quantitativo di transistor da utilizzare. Quasi quasi questa nuova tecnologia me la studio un po.

X OverCLord, lo schema non è quello tradizionale della DRAM ad un transistore. La sense line non c'è.

Le DRAM "normali" utilizzano un condensatore pilotato da un transistor. Il condensatore occupa più o meno lo spazio di un altro transistor (dato che appunto è realizzato MEDIANTE un transistor ;) ).
Questa è una cella monotransistor, che sembra utilizzare lo strato di isolante proprio dei dispositivi SOI per immagazzinare il dato. Quindi la densità è doppia rispetto ad una DRAM. Per la velocità, bisogna capire come verranno gestiti i refresh, nonchè come viene costruita tutta la logica intorno a questo dispositivo di immagazinamento dati.

non è un "condensatore" pilotato da un transistor, ma la capacità parassita di drain che viene usata per immagazinare la carica elettrica e sfruttata in questo modo per conservare l'informazione... non c'è nessun condensatore da realizzare, lo schema è semplicemente quello di una classica DRAM a 1T... è quella sense line che mi insospettisce... inoltre la "writeline" l'ho sempre trovata definita come "word line" in tutti i testi di ele digitale...


http://it.wikipedia.org/wiki/DRAM

http://www.csit-sun.pub.ro/courses/as/Curs_VLSI_6/Curs_10-VLSI.pdf



le applicazioni pratiche in commercio partono da due transistor, di cui uno usato come capacità, oppure una transistor e un condensatore vero e proprio.
non sono certo rare celle DRAM a 3 componenti.

EDIT: aggiunto un link, chiarita una frase

questa tecnologia dovrebbe permettere di ridurre il calore prodotto dalla cache e di "rimpicciolirla", non credo proprio che AMD punti ad alzarla (in quanto a dimensioni) perché l'architettura K8 non beneficia particolarmente di cache abnormi grazie al MCH integrato :O

PS sinceramente mi fido più di questi tizi che di wikipedia e dell'autoapprendimento powered by google...

Non credo però che ne lo Sze ne sul Sedra\Smith si parli di SOI (sullo Spirito non so...) e come si comportino capacità & company su SOI.

A me sembra che stiamo un pò tutti cincischiando (=seghe mentali :p )
Non credo sia possibile capire i dettagli di una tecnologia (che sono in sostanza quelli che contano, in questo caso) a partire dalle figure -abbastanza incomprensibi- postate qui.

p.s
Io ho sempre pensato che la cache fosse SRAM, qui vedo una versione "più compatta" di una DRAM che dovrebbe essere usata come cache? o sono rimasto indietro io, o questo è un grosso salto, o non ci ho capito niente dell'articolo...

..usare un transistore MOS per realizzare una capacità mi pare un nonsense, in quanto in tecnologia integrata un condensatore si realizza semplicemente come uno strato di biossido di silicio SiO2 tra 2 strati di Silicio Polycristallino, oppure per risparmiare area, come si fa nelle produzioni commerciali di memoria, si può sfruttare la capacità parassita di drain (uno dei tre terminali della struttura MOS) per immagazzinare la carica che rappresenta l'informazione. Quindi, essenzialmente la memorie DRAM poichè sono realizzate a elevata scala di integrazione, usano un transistore MOS e sfruttano la capacità parassita connessa al nodo di drain (dell'ordine del femtofarad), nessun condensatore appositamente realizzato nè nessun altro "transistor usato come capacità" (se devo realizzare una capacità, non vedo l'utilità di realizzare un transistor apposito solo per sfruttare la capacità del condensatore MOS)...

Inoltra l'occupazione d'area di un condensatore integrato è all'incirca tre volte inferiore all'occupazione d'area di un transistor che abbia una capacità di gate pari a quella del condensatore.

Paolo Spirito - Elettronica Digitale
S.M. Sze - Dispositivi a Semiconduttore
Sedra\Smith - Microelectronics Circuits

PS sinceramente mi fido più di questi tizi che di wikipedia e dell'autoapprendimento powered by google...


Primo, non è per "autoapprendimento by Google", ci sono degli studi dietro. Potrò essere anche rimasto un pò indietro, ma se ho messo dei link solo per far capire che ci sono dei fondmenti dietro la mia affermazione.
Secondo, si può pensare di utilizzare la capacità di drain, peccato che questa sia molto bassa, il che causa problemi pratici non indifferenti (dover aumentare molto le frequenze di refresh, per esempio) e per aumentare la capacità del "condensatore parassita" si realizza appunto uno strato aggiuntivo di isolante (che non sempre è semplice SiO2) che a conti fatti E' un condensatore aggiuntivo, costa farlo ed è un secondo componente. Che poi sia realizzato in modo da estendersi più in "verticale" che in "orizzontale" poco conta. Nelle Z-RAM a quanto ho capito la densità aumenta perchè non si deve realizzare uno strato di isolante "ad hoc" ma si sfrutta lo strato già presente nei dispositivi SOI.
Tra l'altro, il concetto di utilizzare un transistor con gate e source cortocircuitati (toh, so anche il nome degli altri due eletrodi del MOS, e caso strano so anche come funziona) come condensatore non è un discorso inventato, semplicemente per la maggior parte delle applicazioni è più conveniente realizzare un componente ad hoc che sfruttarlo per questioni economiche. Tuttavia in passato in certi casi si è ricorso a questa soluzione, per svariati motivi (es. dovendo effettuare una connessione anzichè una deposizione di materiale isolante, poteva risultare più comodo in certi casi).
Rifletti un attimo poi su una cosa: se tutte le celle DRAM fossero composte soltanto dal transistor, come farebbe Innovative Silicon a vantare una densità di integrazione superiore? Cosa usa per ogni bit, mezzo transistor?
Invece la risposta è chiaramente qui:

http://www.innovativesilicon.com/en/technology_overview.php

cito:

"In present System on Chip (SoC) applications, memory already dominates silicon area is steadily increasing with each generation. The most common types of embedded memory in current use are 1T/1C DRAM and 6T SRAM. As CMOS technology achieves sub 100 nm geometries, new memory devices are being considered for DRAM/SRAM replacement. However most of these new memories rely on the integration of exotic materials into a baseline CMOS process and require relatively large cells. Innovative Silicon has developed a true capacitor-less, single transistor DRAM - named Z-RAM for Zero Capacitor DRAM – by harnessing the floating body effect of Silicon on Insulator (SOI) devices. This technology is capable of achieving twice the memory density of existing embedded DRAM technology and five times that of SRAM yet requires no special materials or extra mask/process steps. "


PS: lasciando da parte queste questioni, questa memoria è chiaramente una DRAM, se AMD vuole usarla per le cache IMHO dovrà interfacciarla con dei buffer SRAM, perchè la DRAM tende ad avere latenze di accesso in termini assoluti non compatibili con l'utilizzo di cache. Quindi, come la eDRAM, avrà una "interfaccia" di SRAM che permetterà di mascherare questi ritardi. Altamente improbabile l'uso come cache L1, a meno di non voler essere masochisti...

p.s
Io ho sempre pensato che la cache fosse SRAM, qui vedo una versione "più compatta" di una DRAM che dovrebbe essere usata come cache? o sono rimasto indietro io, o questo è un grosso salto, o non ci ho capito niente dell'articolo...

La cache finora è stata composta da celle SRAM, ultimamente si parla molto di utilizzare in futuro nelle cache eDRAM (embedded DRAM), dalla densità molto superiore alla SRAM e velocità non molto inferiori. L'eDRAM che è null'altro che memoria DRAM con dei buffer SRAM (la faccio semplice) , che servono, come ho detto poc'anzi, a mascherare la naturale propensione della DRAM alla lentezza...

Scusate ma l'immagine non mi pare dica nulla sulla DRAM/SRAM, sembra invece la solita immaginetta da press release redatta da qualche PR e stampata in un brochure. A dirla tutta pure il sito dell'azienda in questione è molto poco dettagliato... sembra un po' tutto vapourware :/

Nel link che ho postato poco sopra un sito fa vedere il vecchio modello di 4T-SRAM, il modello attuale di 6T-SRAM e quello probabilmente studiato da qualcuno e che questa azienda dice di produrre con in transistor e un condensatore.
O almeno se AMD gli ha chiesto licenza sicuramente avrà ricevuto dimostrazioni efficaci.
http://www.silicon7.com/img/tech_img01.gifhttp://www.silicon7.com/img/tech_img02.gifhttp://www.silicon7.com/img/tech_img03.gif
http://www.silicon7.com/tech_05.asp

Scusate ma l'immagine non mi pare dica nulla sulla DRAM/SRAM, sembra invece la solita immaginetta da press release redatta da qualche PR e stampata in un brochure. A dirla tutta pure il sito dell'azienda in questione è molto poco dettagliato... sembra un po' tutto vapourware :/

Nel link che ho postato poco sopra un sito fa vedere il vecchio modello di 4T-SRAM, il modello attuale di 6T-SRAM e quello probabilmente studiato da qualcuno e che questa azienda dice di produrre con in transistor e un condensatore.
O almeno se AMD gli ha chiesto licenza sicuramente avrà ricevuto dimostrazioni efficaci.
http://www.silicon7.com/img/tech_img01.gifhttp://www.silicon7.com/img/tech_img02.gifhttp://www.silicon7.com/img/tech_img03.gif
http://www.silicon7.com/tech_05.asp

L'immagine è la sezione di un transistor MOS su SOI, è chiaro che senza spiegazioni non si può capire molto del funzionamento :D
Questa cella è composta solo dal transistor, niente condensatore (o meglio, niente condensatore "aggiunto", si sfrutta quello costituito dallo strato di conduzione del MOS, l'isolante del SOI e il silicio).
La cella con condensatore è lo schema di una DRAM standard.
Comunque non credo che AMD paghi fior di quattrini per stupidaggini, dalla roadmap dell'azienda svizzera sembra però che le applicazioni pratiche si vedranno dopo il 2008.. ancora un pò in là, dunque.

.... ahh non mi sono spiegato....

non volevo parlare nè di zram nè di SOI... ho soltanto descritto una normale cella CMOS a 1T DRAM... quindi c'è poco bisogno di offendersi, semplicemente mi "sembravi" un altro di quelli che pretendono di leggere wikipedia per imparare tutto su tutto.. noto invece che c'è una certa preparazione alle spalle, quindi nulla da dire... inoltre non posso esprimermi oltre su ZRAM in quanto non ho mai letto la documentazione...! :D (infatti non parlato di ZRAM prima ma di una semplice DRAM...)

Niente offesa :D , però magari prima di parlare di "powered by google" aspetta un attimino ;)
Le celle 1T sono teoricamente fattibili, in pratica ci sono molti problemi. In alcuni casi (integrati DRAM a bassa densità) si usano persino celle a 3 componenti.
Neanche io ho letto la documentazione, però dalla descrizione del prodotto un'idea me la sono fatta (la "sense line" IMHO serve a "leggere" lo stato del capacitore sommerso). Peccato che per scaricare le brochure dal sito bisogna registrarsi, magari con l'account aziendale gli dò un'occhiata :)

"L'incremento della densità offerto dalla tecnologia Z-RAM di Innovative Silicon può permettere di realizzare memorie cache di maggiori dimensioni permettendo un incremento delle prestazioni e una riduzione del consumo energetico per le operazioni I/O".


:eek:
MAMMA
:eek:

Sono proprio curioso quale sarà la risposta di Intel a una tale manovra... Sembra molto interessante. Speriamo che il reale coincida con la carta però...

La cella con condensatore è lo schema di una DRAM standard.
Comunque non credo che AMD paghi fior di quattrini per stupidaggini, dalla roadmap dell'azienda svizzera sembra però che le applicazioni pratiche si vedranno dopo il 2008.. ancora un pò in là, dunque.

Infatti non capisco se questa DRAM con SOI è già veloce quanto una SRAM, e quindi non c'è più differenza tra una e l'altra...
lo schema puo' essere comunque identico a quello con il mono-transistor soi il condensatore devi pur sempre rappresentarlo :p

Cque ho trovato come dovrebbe funzionare, non so se è stato postato:

http://www.elecdesign.com/Articles/Index.cfm?AD=1&ArticleID=8580
It's been said that negotiations between Honeywell and Cypress were dragging until Cypress president T.J. Rodgers came upon a technical paper describing SOI as the salvation of the 1-T DRAM. That story makes a certain amount of sense. At CICC in 2002, Pierre C. Fazan (Innovative Silicon Solutions) and Serguei Okhonin, Mikhail Nagoga, and Jean-Michel Sallese (Swiss Federal Institute of Technology) presented a paper called "A Simple 1-Transistor Capacitor-Less Memory Cell for High-Performance DRAMs," which announced development of a one-transistor DRAM cell that used SOI's floating body effect to eliminate the capacitor.

[1] To store a binary 1 in these N-MOSFET 1-T cells, a positive drain voltage pulse creates an excess positive charge in the device body via the impact-ionization mechanism. This increases the channel current.
[0] To store a binary 0, positive drain and gate voltage pulses create an excess negative charge in the body by removing holes, which decreases Ids.

Reading is accomplished during refresh by comparing channel current in the cell with the current in a reference cell. Reads made at low drain voltages won't affect the states of the read cell or the reference cell, and reading during refresh interval doesn't disturb the stored information.

Probabilmente la useranno come L3 in modo da abbattere i costi, mantendo sia una buona competività con Intel (che parte da 1MB fino ad arrivare a 4MB), sia un'adeguata porzione del die per la parte logica della CPU.
Va bene che non sarà così utile, ma credo che se nell'X2 3800+ ci mettessero 2MB di cache, invece di soli 512KB, saremmo tutti più felici, no?

Chi overclocca penso di no :D

Mitico lo "Sze"!

A quanto sto capendo si tratta di risparmiare sul condrensatore di una cella DRAM; sinceramente non mi sembra una grande idea perché:

1. una capacità è necessaria per immagazzinare il dato! E i pochi fF di una capacità di drain si scaricherebbero in un attimo;
2. mi sembra di aver letto che qualcuno abbia scritto qualcosa del tipo "si sfrutta il substrato in SiO2 per realizzare la capacità"... Correggo: la tecnologia SOI serve apposta per RIDURRE le capacità parassite di source e drain: è proprio questo il motivo per cui i MOS SOI hanno una frequenza di taglio maggiore (vanno più veloci): l'ossido sotto al source limita l'estensione della zona di svbuotamento nel substrato, e quindi le capacità parassite! Allora la tecnologia SOI va nel verso esattamente opposto rispetto all'integrazione nella stessa struttura MOS di una capacità utile per immagazzinare il dato, come mi è sembrato di leggere in questi commenti!

Ciao a tutti

PS: Mi fa piacere vedere che c'è gente competente e che comqune si appassione di microelettronica: se solo lo Stato incentivasse le industrie microelettroniche (invece di incentivare esclusivamente le imprese del signor B.) l'Italia, grazie alle ottime università e alle tante teste pensanti, potrebbe dire la sua in questo settore.

Forse sto capendo: si dice che viene sfruttato l'eeffetto floating body, che consiste nell'mmagazzinamento di carica nel body isolato tramite ionizzazione a impatto: tale carica da una parte modula la tensione di soglia (e finora io pensavo servisse solo a questo), dall'altra però mi sembra di intuire che possa addirittura creare un condensatore tra drain, ossido sepolto e body tale da permettere l'immagazzinamento del dato... Boh

Infatti non capisco se questa DRAM con SOI è già veloce quanto una SRAM, e quindi non c'è più differenza tra una e l'altra...
lo schema puo' essere comunque identico a quello con il mono-transistor soi il condensatore devi pur sempre rappresentarlo :p

Cque ho trovato come dovrebbe funzionare, non so se è stato postato:

http://www.elecdesign.com/Articles/Index.cfm?AD=1&ArticleID=8580
It's been said that negotiations between Honeywell and Cypress were dragging until Cypress president T.J. Rodgers came upon a technical paper describing SOI as the salvation of the 1-T DRAM. That story makes a certain amount of sense. At CICC in 2002, Pierre C. Fazan (Innovative Silicon Solutions) and Serguei Okhonin, Mikhail Nagoga, and Jean-Michel Sallese (Swiss Federal Institute of Technology) presented a paper called "A Simple 1-Transistor Capacitor-Less Memory Cell for High-Performance DRAMs," which announced development of a one-transistor DRAM cell that used SOI's floating body effect to eliminate the capacitor.

[1] To store a binary 1 in these N-MOSFET 1-T cells, a positive drain voltage pulse creates an excess positive charge in the device body via the impact-ionization mechanism. This increases the channel current.
[0] To store a binary 0, positive drain and gate voltage pulses create an excess negative charge in the body by removing holes, which decreases Ids.

Reading is accomplished during refresh by comparing channel current in the cell with the current in a reference cell. Reads made at low drain voltages won't affect the states of the read cell or the reference cell, and reading during refresh interval doesn't disturb the stored information.

E' moto interessante, adesso gli dò un'occhiata, a quanto pare il sistema è più complesso di quanto pensassi :)

Forse sto capendo: si dice che viene sfruttato l'eeffetto floating body, che consiste nell'mmagazzinamento di carica nel body isolato tramite ionizzazione a impatto: tale carica da una parte modula la tensione di soglia (e finora io pensavo servisse solo a questo), dall'altra però mi sembra di intuire che possa addirittura creare un condensatore tra drain, ossido sepolto e body tale da permettere l'immagazzinamento del dato... Boh

Infatti dal link postato da Dreadnought pare che lalettura sia effettuata in corrente, anzichè in tensione, per cui la capacità di drain può anche essere limitata (e quindi la memoria può essere veloce).
Quello che debbo ancora capire bene è come si possa assicurare una lettura affidabile, dato che le correnti Ids possono anche avere grosse variazioni a quei livelli di integrazione.

EDIT:ho trovato questi link che spiegano un pò meglio la cosa:
http://www.electronicstalk.com/news/ivd/ivd101.html

http://www.elecdesign.com/Articles/ArticleID/9655/9655.html

I Power 5 hanno 18MB di cache L3 DRAM e i Power 5+ ne hanno 36... :D