A 55 nanometri le tecnologie delle GPU nel 2007

A 55 nanometri le tecnologie delle GPU nel 2007

Per la metà del prossimo anno TSMC metterà a disposizione queste tecnologie produttive per le future generazioni di GPU

di pubblicata il , alle 16:01 nel canale Schede Video
 
16 Commenti
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guerret29 Settembre 2006, 17:09 #11
In realtà, al calare della dimensione, si presentano altri due problemi (almeno). Uno mi pare si chiami leakage, non sono sicuro sul nome, comunque si tratta della portata dei segnali. Più sono piccoli e concentrati i transistor, più tempo occorrerà ad un segnale ad attraversare il processore, anche perché la potenza del segnale è minore. Quindi la progettazione deve tenere conto del fatto che i segnali devono il più possibile evitare di percorrere distanze "lunghe" (più di qualche millimetro). Mi risulta che, con le tecnologie di un annetto fa, un segnale generato al centro del processore impiegasse 4 cicli di clock per raggiungere le zone periferiche, un raddoppio rispetto a due anni prima. Quindi ci sono molte considerazioni da fare durante la progettazione, in modo da tenere il più possibile vicini tra loro i componenti che devono comunicare.

Il secondo problema riguarda gli hot spot (niente a che vedere con il wifi): è vero che i transistor singolarmente scaldano meno, ma si generano delle zone che scaldano molto più di altre, ed è molto difficile creare un raffreddamento preferenziale. Non diventa più una questione di packaging ma di vera e propria progettazione e disposizione dei transistor.
avware29 Settembre 2006, 21:14 #12
Ora mi spiego perché AMD tempo fa passo dal SOI allo Strained Silicon. Chissà se la stessa tecnica è usata anche per le GPU.

Io mi ricordo della tecnologia Low-k, se non erro la prima ad usarla fu ATi con le X800XL (felice possessore ). Se non sbaglio permetteva di abbassare la potenza dei segnali.

Mi sembra che al tempo servì per evitare che due circuiti vicini interferissero con i lori campi elettromagnetici, chissà se una possibile soluzione al problema delle temperature non risieda proprio nel drogaggio dei wafer.
MiKeLezZ30 Settembre 2006, 02:38 #13
55nm non è che una soluzione di comodo per aumentare le rese per wafer, in realtà è solo un riadattamento del progetto a 65nm
allo stesso modo di come lo è 80nm rispetto a 90nm
rimpiccioliscono il chip, senza riprogettarlo (come invece avviene al passaggio 110nm->90nm)

i consumi crescono perchè si fanno chip sempre più complessi, più elementi ci sono maggiore è la resistenza intrinseca, e la qualità dei processi produttivi tende a scendere

uno stesso chip passando da 90nm a 65nm dovrebbe invece beneficiare della minore lunghezza delle interconnessioni e quindi una riduzione di voltaggio applicato, e quindi abbattimento di consumi

il discorso che poi la superficie del die è minore, e quindi si abbassa la capacità di scambio termico con il dissipatore, è un altro paio di maniche. ma non dovrebbe tangere nel nostro esempio, perchè si abbassa quella, ma anche la potenza totale da dissipare

purtroppo il nostro mondo è imperfetto e ci sono tanti fattori che contribuiscono all'equazione, distruggendo la perfetta analogia minor processo produttivo minor consumi
Ma se usi un canale più corto e una tensione minore, ottieni le stesse potenze del chip più grosso
questa non l'ho capita. diminuendo la tensione, diminuisci anche la potenza essendo questa il risultato di tensione per ampere
vasco400002 Ottobre 2006, 07:50 #14

Sviluppo potenze e dissipazione del calore

...ciao! qualcuno mi sa confermare o ricusare che i produttori di cpu hanno iniziato a produrre unità sdoppiate ( duo core ) o quadruple , perchè non più in grado di dissipare il calore di un'unica cpu spinta su frequenze di clock sempre maggiori?
Rusk07 Gennaio 2007, 12:39 #15
sembrerebbe proprio come tu affermi .
non ci avevo pensato .
le aziende manufatturiere non sanno più come raffreddare questi bolidi(o meglio evitare di farli scaldare) e così invece di aumentare le velocità di clock aumentano il numero di Core nel package in modo da avere lo stesso risultato prestazionale con il minor sviluppo termico .
dico bene ?
jappilas07 Gennaio 2007, 14:42 #16
Originariamente inviato da: DevilsAdvocate]Piu' sono piccoli meno dissipano e quindi meno scaldano.[/QUOTE]ni, più
Se intendi dire che la superfice di dissipazione e' piccola, quella non
dipende dal chip in se' ma anche dal package, che resta immutato(il package e' il contenitore del chip, quello col nome sopra e i piedini sotto)
per gli Athlon e le cpu intel forse (in realtà la presenza della placca heat spreader non toglie che con l' aumento dei componenti on die a parità di frequenza e processo produttivo porti a considerazioni analoghe alla precedente) per le gpu non dipende dal package sicuramente, in quanto con il sistema flip chip il il die di silicio resta a contatto diretto del dissipatore e il package è semplicemente un mezzo meccanico per assicurare il contatto elettrico al pcb

inoltre il fatto che si riducano le dimensioni della singola giunzione sul silicio implica che i produttori potranno ridurre almeno in parte le dimensioni (e consumo, e aumentando per inciso le rese ) dei processori grafici con il più alto numero di transistor, che tendono a occupare superfici (relativamente) molto elevate (siamo su svariati centimetri quadrati)
oppure concentrare nell' area minima che massimizzerebbe i volumi di produzione e vendita i transistor necessari alle caratteristiche architetturali delle schede precedentemente di fascia superiore...

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