Un nuovo approccio per i chipset server Intel

Un nuovo approccio per i chipset server Intel

A partire dal nuovo chipset Twincaste Intel introdurrà una nuova tipologia di architettura: l'lobiettivo è aumentare la scalabilità delle piattaforme con differenti architetture di processore

di pubblicata il , alle 08:48 nel canale Schede Madri e chipset
Intel
 
Intel si appresta ad introdurre, con la nuova famiglia di chipset nota con il nome in codice di Twin Castle, un nuovo approccio nella creazione di chipset per soluzioni multiprocessore.

La filosofia alla base del nuovo progetto è quella di avere a disposizione un'architettura particolarmente flessibile, che possa essere facilmente adattata a differenti tipologie di processori.

Twin Castle verrà inizialmente proposto da Intel per soluzioni Xeon MP basate sul core Protomac a 0.09 micron di processo produttivo, atteso al debutto all'inizio del prossimo anno. Twin Castle sarà composto da 3 distinti chip:

- TNB (North Bridge, PSB controller);
- XNB (Memory Bridge, connette il TNB ai canali memoria);
- ICH5 (I/O controller).

Un'architettura di questo tipo, con 3 distinti chip, permette di ottenere una superiore flessibilità. Un memory bridge specifico, ad esempio, permette di studiare un'architettura che garantisca compatibilità con differenti tipologie di memorie. Lo stesso può essere detto, con riferimento ai processori, per il TNB.

Un'architettura di questo tipo potrebbe portare ad una progressiva unificazione dei componenti necessari per configurare sistemi server basati su cpu Xeon e Itanium, semplificando i costi complessivi. Difficilmente verranno prodotte in futuro piattaforme pienamente compatibili con Xeon e Itanium, ma non è difficile ritenere che buona parte dei componenti potrà essere comune alle due piattaforme Intel.

Un approccio di questo tipo, del resto, ricalca la piattaforma Summit di IBM, compatibile sia con processori Itanium che Xeon. Una scelta di questo tipo permette a IBM di risparmiare tempo e investimenti in ricerca e sviluppo.

Fonte: xbitlabs.com.

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15 Commenti
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Kralizek13 Marzo 2004, 10:09 #1
quindi mentre amd cerca di accorpare tutto nel processore (abbassando i tempi di latenza sull'accesso alla ram) intel divide in due il nb...

non riesco a farmi una vera opinione...

chi vivrà vedrà
Mazzulatore13 Marzo 2004, 12:13 #2
Tanto mette 6 MB di cache sugli XEON!!!
dwfgerw13 Marzo 2004, 12:16 #3
Si e li fa pagare 6000$ l'uno

Opteron in soluzioni da 4 vie in su non ha rivali ed ha un rapporto prezzo prestazioni eccellente per il mercato server.
Dumah Brazorf13 Marzo 2004, 12:24 #4
Un sistema del genere aumenterà brutalmente i costi di produzione, o sbaglio?
Si tende ad accorpare tutto proprio per risparmiare silicio (oltre che per altri motivi...).
Sono molto ignorante in materia se qualcuno può confermare...
Ciao.
^TiGeRShArK^13 Marzo 2004, 15:16 #5
ma non farebbero prima invece a fare un bus point-to-point come l'hyper-transport anzikè a mantenere il bus condiviso ke fornisce una larghezza di banda semplicemente ridicola x soluzioni da 4 processori in su.....
jappilas13 Marzo 2004, 15:26 #6
Originariamente inviato da Kralizek
quindi mentre amd cerca di accorpare tutto nel processore (abbassando i tempi di latenza sull'accesso alla ram) intel divide in due il nb...

non riesco a farmi una vera opinione...

chi vivrà vedrà



ok... accorpare tutto può aumentare le prestazioni...
però, si rischia di rimanere vincolati a una specifica architettura di memoria, e di dover cambiare il socket (che rappresenta una infrastruttura) qualora si affermasse qualcosa di diverso dalle DDR...

per le latenze... mi pare che se esistono (perchè il percorso dei dati è strutturato in un certo modo) in qualche modo il loro effetto si può "riassorbire" aggiungendo schemi "intelligenti" per l' accesso in memoria...
(mi tornano in mente le memorie rambus, che qualcosa facevano, in termini di "ottimizzazione" di certi pattern di accessi in ram)

...per cui alla fine andranno a contare le prestazioni complessive sulle specifiche applicazioni
bs8213 Marzo 2004, 17:43 #7

ma va là....

così intel vuol far spendere di più èer avere meno prestazione...e più latenze....con un sistema a bus mi sa che tutte le latenze potrebbero incrementare anche di 2 o 3 volte...
dwfgerw13 Marzo 2004, 19:26 #8
non è che vuol far spendere di più è che dato che le memorie sono in continuo aggiornamento almeno non devono ridisegnare ex novo l'intero north bridge ma offrire un solo north e molti tipi di memory controller a seconda delle esigenze dello specifico settore di mercato a cui si rivolgerà.
cdimauro14 Marzo 2004, 06:55 #9
x jappilas: è anche vero che proprio il mercato dei server è molto "lento" nel subire dei cambiamenti. Da pochissimo tempo sono arrivati gli Xeon con FSB a 533Mhz, e nel settore di Itanium addirittura le nuove versioni sono pin compatibili con quelle precedenti, in modo da facilitare gli aggiornamenti e ammortizzando gli enormi costi che già debbono sostenere gli acquirenti di queste soluzioni...
Raid514 Marzo 2004, 15:03 #10
A me sembra lo stesso approccio utilizzato da ServerWorks (http://www.broadcom.com/products/ca...p;cookiecheck=1) solo che loro lo utilizzano da parecchi anni.

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