Altro che transistor, il vero limite dei chip è nelle interconnessioni. E, forse, abbiamo la soluzione

Con il mercato globale dei semiconduttori avviato verso la soglia del trilione di dollari di fatturato annuo, la corsa a chip sempre più veloci ed efficienti sta incontrando un ostacolo meno visibile dei transistor: le minuscole interconnessioni in rame che collegano i circuiti interni dei processori.

Il problema non è tanto il rame in sé, quanto i materiali che lo rivestono. Nei chip moderni ogni filo di rame necessita infatti di due strati protettivi: una barriera che impedisce agli atomi di rame di migrare nei materiali circostanti causando cortocircuiti, e un liner che favorisce l'adesione del rame al substrato e la formazione di connessioni uniformi.

Le soluzioni industriali attuali, basate principalmente su materiali al tantalio, richiedono spessori di alcuni nanometri. Nelle future generazioni di chip questi rivestimenti rischiano però di occupare fino a metà della sezione del filo, aumentando sensibilmente la resistenza elettrica e limitando prestazioni ed efficienza energetica.

Per affrontare il problema, ricercatori della National University of Singapore e di Applied Materials hanno sviluppato un processo che consente di crescere film cristallini di disolfuro di tungsteno (WS₂) spessi appena 0,7 nanometri, cioè pochi atomi, su wafer industriali da 200 mm.

Lo studio, pubblicato su Nature Electronics, mostra che un singolo strato atomico di WS₂ può svolgere contemporaneamente il ruolo di liner e di barriera, aprendo la strada a interconnessioni più sottili senza compromettere velocità e affidabilità.

I test hanno evidenziato che il rivestimento di WS₂ aiuta il rame a formare un film continuo e uniforme invece di aggregarsi in isole separate, un fenomeno problematico quando gli spessori diventano estremamente ridotti.

Secondo i ricercatori, la resistenza elettrica è diminuita di oltre un milione di volte rispetto alle superfici non rivestite. Inoltre, il singolo strato di WS₂ avrebbe ottenuto prestazioni circa cinque volte migliori rispetto allo stack tradizionale al tantalio, pur essendo quasi dieci volte più sottile.

Il vantaggio diventa particolarmente evidente in un'ipotetica interconnessione larga 20 nanometri: il rivestimento convenzionale occuperebbe circa il 40% del diametro del filo, mentre il WS₂ solo il 7%, lasciando molto più spazio al rame per il trasporto di corrente.

Una delle scoperte più interessanti riguarda il comportamento del materiale come barriera. Modelli computazionali sviluppati dal Dipartimento di Chimica della NUS hanno mostrato che il WS₂ cresce con una struttura policristallina composta da molti piccoli grani orientati casualmente.

Invece di rappresentare un difetto, questa disposizione crea una sorta di labirinto strutturale: i confini dei grani non si allineano tra gli strati, rendendo molto più difficile il passaggio degli atomi di rame attraverso il rivestimento.

"La natura policristallina di questi film, che potrebbe sembrare un limite rispetto a un cristallo perfetto, si rivela in realtà un vantaggio", ha spiegato il professor Richard Wong della NUS.

Nei test di durata, il WS₂ ha impedito la reazione del rame con il silicio sottostante anche dopo esposizioni prolungate al calore. Sotto stress elettrico, il nuovo rivestimento ha inoltre esteso di oltre dieci volte la vita operativa prevista delle interconnessioni rispetto ai dispositivi privi di protezione.

Un aspetto rilevante del lavoro è l'attenzione alla compatibilità industriale. Il processo di crescita, basato su ALD (atomic layer deposition) termica senza plasma, opera a 350 °C, una temperatura sufficientemente bassa da non danneggiare gli strati già presenti sul chip.

Il team afferma che la tecnica soddisfa contemporaneamente quattro requisiti chiave per l'integrazione nelle linee produttive: bassa temperatura di processo, copertura uniforme dell'intero wafer, controllo dello spessore a livello atomico e rivestimento conforme di trincee profonde e strette con oltre il 95% di copertura.

Secondo i ricercatori, gli strati ottenuti sono più sottili di qualsiasi obiettivo previsto dalle roadmap internazionali per barriere e liner fino al 2037, suggerendo un potenziale utilizzo non solo nella prossima generazione di chip, ma anche in quelle successive.

Le prossime attività si concentreranno sullo studio dettagliato dell'interfaccia bidimensionale e sull'eventuale controllo dell'orientazione dei grani per migliorare ulteriormente le prestazioni e l'affidabilità a lungo termine.