Samsung ha trovato un modo per produrre memorie DRAM al di sotto dei 10nm

Nel corso del 70° International Electron Devices Meeting (IEDM), organizzato dall'IEEE a San Francisco, Samsung e il Samsung Advanced Institute of Technology (SAIT) hanno presentato una nuova tecnologia per la produzione di memorie DRAM con dimensioni inferiori ai 10 nanometri. La soluzione prevede l’uso di una struttura innovativa denominata cell-on-peri (CoP), che consiste nel posizionare le celle di memoria sopra i circuiti periferici.

Questa architettura rappresenta un mutamento d'approccio rispetto alle tecniche tradizionali, in cui i transistor dei circuiti periferici sono collocati sotto le celle di memoria. In tali configurazioni, il processo di impilamento ad alte temperature tende a danneggiare i transistor, con conseguente degrado delle prestazioni. Il nuovo metodo di Samsung punta a eliminare questo problema migliorando l'efficienza complessiva della memoria e la stabilità del processo di produzione.

La tecnologia è stata denominata "High Heat Resistant Amorphous Oxide Semiconductor Transistor for Sub-10nm CoP Vertical Channel DRAM Transistors". Il cuore di questa innovazione è un transistor basato su ossido amorfo di indio, gallio e ossigeno (InGaO), capace di resistere fino a 550°C senza deteriorarsi, secondo quanto dichiarato dalla società sudcoreana. Tale resistenza al calore permette di evitare la perdita di prestazioni durante le fasi di impilamento dei materiali.

Il transistor a canale verticale impiegato da Samsung presenta una lunghezza di canale di 100 nanometri e può essere integrato in un’architettura monolitica CoP DRAM. Durante i test, l’azienda ha osservato un deterioramento minimo della corrente di drain e prestazioni stabili anche dopo prove di invecchiamento, a conferma della solidità del progetto.

Secondo fonti vicine all’azienda, la tecnologia si trova ancora in fase di ricerca e sviluppo ma è destinata a essere applicata nelle future generazioni di DRAM di classe 0a e 0b, caratterizzate da nodi produttivi inferiori ai 10 nanometri. Se i risultati verranno confermati, il nuovo processo potrebbe segnare un passo importante nell’evoluzione della memoria DRAM, consentendo densità più elevate e consumi ridotti per i dispositivi di prossima generazione.