Silverthorne, emergono alcune informazioni

Silverthorne, emergono alcune informazioni

Intel presenterà alcune caratteristiche del processore destinato ai Mobile Internet Devices in occasione della manifestazione ISSCC del prossimo febbraio

di Andrea Bai pubblicata il , alle 14:04 nel canale Processori
Intel
 

L'IEEE International Solid State Circuits Conference (ISSCC) è un evento che si tiene a San Francisco nella prima parte del mese di febbraio in occasione del quale i colossi dell'IT hanno modo di fare il punto della situazione in merito all'avanzamento dei lavori attorno alle tecnologie relative ai circuiti a stato solido e ai cosiddetti System-On-Chip.

E' recentemente stato pubblicato il programma della prossima edizione, che avrà luogo dal 3 al 7 febbraio prossimi, all'interno del quale è possibile apprendere gli interventi tenuti dai rappresentanti delle varie aziende che parteciperanno all'evento. A tal proposito il sito web Real World Technology ha avuto modo di scovare alcune interessante informazioni, riprese anche da ArsTechnica, relative al prossimo processore Intel destinato a sistemi MID (mobile internet devices) e che secondo le informazioni note, rilasciate da Intel stessa anche nel corso del recente IDF Fall di San Francisco, dovrebbe essere identificato dal nome in codice di Silverthorne.

All'interno del programma viene elencato questo intervento:

13.1 A Sub-1W to 2W Low-Power IA Processor for Mobile Internet Devices and Ultra-Mobile PCs in 45nm High-K Metal-Gate CMOS

G. Gerosa
Intel, Austin, TX

A 47M transistor, 25mm2, sub-2W IA processor designed for mobile internet devices is presented. It features a 2-issue, in-order pipeline with 32KB iL1 and 24KB dL1 caches, integer and floating point execution units, x86 front end, a 512KB L2 cache and a 533MT/s front-side bus. The design is manufactured in 9M 45nm High-K metal-gate CMOS and housed in a 441-ball µFCBGA package.

Secondo quanto si legge nel programma, quindi, Silverthorne sarà un processore composto da 47 milioni di transistor e caratterizzato da un'architettura superscalare a due pipeline, provvisto di 32KB di cache di primo livello per le istruzioni e di 24KB per i dati, 512KB di cache di secondo livello e con bus front-side da 533MT/s (Mega Transfer al secondo). Il processore sarà prodotto con processo a 45 nanometri High-K metal-gate CMOS e assemblato im package µFCBGA.

L'architettura a due pipeline consente al processore di poter eseguire due istruzioni per ciclo di clock, rendendo quindi Silverthorne concettualmente molto simile al primo processore Pentium di Intel, che fu per il colosso di Santa Clara il primo processore superscalare con due pipeline ad essere immesso sul mercato.

A questo punto l'analisi di ArsTechnica si spinge più a fondo, arrivando a ipotizzare che un processore di questo tipo potrebbe essere al di sotto in termini sia di prestazioni, sia di efficienza (performance per watt), di una soluzione ARM di pari frequenza operativa. Su quest'ultimo punto, tuttavia, non vi è alcuna informazione: non è infatti ancora possibile sapere a quali frequenze verrà proposto Silverthorne e la soluzione derivata Diamondville.

Non è tuttavia irragionevole supporre che Intel abbracci anche in questo campo la medesima strategia già intrapresa negli altri segmenti, ovvero annichilire la concorrenza semplicemente basandosi sulla mera forza bruta, proponendo così la famiglia Silverthorne a frequenze comprese tra 1 e 2 GHz e sfruttando così il vantaggio di poter disporre di un processo produttivo più avanzato rispetto alla concorrenza.

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4 Commenti
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elevul13 Dicembre 2007, 14:26 #1
[OT]
Parlando di Intel, si è più saputo nulla della piattaforma Skulltrail?
[/OT]
+Benito+13 Dicembre 2007, 19:04 #2
secondo la mia interpretazione significa che ha 1 pipeline a 2 stadi, motivo per cui non ha un'unità di esecuzione fuori ordine, che su una pipeline così veloce hanno poca o nulla influenza sui cicli persi.
The3DProgrammer13 Dicembre 2007, 20:02 #3
onestamente mi sembrerebbe strano una pipeline a 2 stadi viste le frequenze elevate.
xeal13 Dicembre 2007, 20:33 #4
No, sono proprio 2 pipeline: 2-issue indica appunto che l'unità di calcolo esegue (fino a) due istruzioni (indipendenti) in parallelo

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