Saranno 3 le tipologie di cpu Xeon quad core

Come noto, Intel si appresta a introdurre a partire dal mese di Giugno le proprie nuove architetture di processore per sistemi notebook, desktop e server, note con i nomi in codice di Merom, Conroe e Woodcrest. Si tratta di cpu dual core, caratterizzati dalla nuova architettura che Intel indica con il nome di Core e dotati di un ottimale rapporto tra prestazioni velocistiche e consumo di funzionamento.

Nel prossimo futuro di Intel tuttavia troviamo le soluzioni Quad Core, nelle quali cioè sono integrati 4 distinti core di processore all'interno di un unico package. Intel ha anticipato, nel corso di una dimostrazione per la stampa fatta nei giorni scorsi a Taipei, che le cpu della serie Cloverton verranno proposte con 3 differenti profili di consumo e quindi di potenza elaborativa.

Cloverton è il nome in codice delle prime cpu Quad Core per le soluzioni server dual Socket della serie Xeon. Tali cpu verranno proposte con 3 differenti ambiti di consumo di riferimento: tipico, low voltage e performance optimized.

Queste informazioni fanno capire come il focus di Intel si stia sempre più spostando verso il bilanciamento tra prestazioni e consumo: l'avere a disposizione processori che richiedano sistemi di raffreddamento non eccessivamente complessi sta divendando una caratteristica del mercato, parallelamente alla continua ricerca di tempi di elaborazione inferiori.

Le cpu low voltage dovrebbero essere caratterizzate da un TDP, Thermal Design Power, pari a circa 40 Watt; per le soluzioni standard il TDP sarà indicativamente pari a 80 Watt, mentre per le soluzioni dal clock più elevato si dovrebbero raggiungere i 120 Watt. A titolo di confronto, le cpu Intel Xeon DP presentate nella giornata di ieri, basate su core Dempsey a 65 nanometri e con architettura dual core, consumano al massimo tra i 95 Watt e i 130 Watt a seconda del modello; per maggiori informazioni su queste nuove cpu si rimanda a questa notizia.

Mancano al momento dettagli sulle frequenze di funzionamento che avranno le cpu Cloverton al debutto. Le informazioni attuali indicano un quantitativo di cache L2 pari a 8 Mbytes nel complesso, con l'utilizzo di un bus a 1.066 MHz di clock. La cache dovrebbe essere divisa in due blocchi da 4 Mbytes ciascuno, con quindi un blocco di cache L2 di competenza di due core e l'altro blocco degli altri due core. Questo fa pensare che questi processori siano ottenuti utilizzando due Core Woodcrest montati sullo stesso package, collegati tra di loro attraverso un FSB.

Fonte: xbitlabs.