L'IA costringe a velocizzare lo sviluppo tecnologico: TSMC anticiperò il debutto di CoPoS

La crescente richiesta di acceleratori per l'intelligenza artificiale sta spingendo l'industria dei semiconduttori a cercare nuove soluzioni anche nel campo del packaging avanzato. Secondo le ultime informazioni provenienti dalla filiera produttiva e riportate dall'analista Ming-Chi Kuo, TSMC prevede di avviare la produzione di massa della tecnologia CoPoS nella seconda metà del 2028, anticipando le tempistiche che erano state ipotizzate in precedenza.

La nuova soluzione, identificata con l'acronimo CoPoS (chip-on-panel-on-substrate), nasce con l'obiettivo di superare alcune limitazioni dell'attuale tecnologia CoWoS (chip-on-wafer-on-substrate), oggi ampiamente utilizzata per l'assemblaggio dei più avanzati chip AI presenti sul mercato.

L'attenzione del settore resta particolarmente elevata poiché la domanda di hardware dedicato all'intelligenza artificiale continua a crescere e TSMC mantiene un ruolo centrale nella produzione dei semiconduttori più sofisticati. Negli ultimi mesi diverse indiscrezioni hanno evidenziato anche l'interesse verso tecnologie alternative come Intel EMIB-T, mentre NVIDIA starebbe valutando differenti approcci per i futuri acceleratori della famiglia Feynman.

Secondo Kuo, proprio NVIDIA potrebbe diventare uno dei primi clienti ad adottare CoPoS, sfruttando i vantaggi offerti dalla nuova architettura di packaging. Il principale beneficio riguarda la possibilità di realizzare package di dimensioni nettamente superiori rispetto a quelli attuali, con superfici che possono superare di oltre nove volte quelle di una maschera standard utilizzata nei processi litografici.

L'attuale tecnologia CoWoS utilizza infatti un interposer in silicio che funge da collegamento ad alte prestazioni tra GPU, memoria e altri componenti integrati nello stesso package. La realizzazione di questo elemento dipende dai processi litografici e dalle dimensioni delle relative maschere, fattore che introduce vincoli fisici alla grandezza complessiva del package.

Con CoPoS, invece, TSMC eliminerà l'interposer tradizionale in favore di una struttura basata su pannelli di dimensioni maggiori, che svolgono il ruolo di elemento intermedio tra i chip e il substrato organico finale. Questa scelta permette di aumentare significativamente l'area disponibile per l'integrazione dei componenti.

Dal punto di vista costruttivo, le informazioni condivise dall'analista indicano che la tecnologia utilizzerà inizialmente supporti temporanei in vetro durante le fasi di assemblaggio. Successivamente i componenti verranno trasferiti su un substrato in vetro racchiuso tra strati di Ajinomoto Buildup Film (ABF). In questa configurazione non è previsto l'impiego di un interposer in vetro: i chip vengono collegati direttamente allo strato ABF del substrato.

In ottica futura, l'aumento delle dimensioni dei package consentirà di integrare un numero maggiore di componenti ad alte prestazioni all'interno della stessa soluzione, un requisito sempre più rilevante per sostenere la crescita della potenza di calcolo richiesta dai modelli di intelligenza artificiale più avanzati.