Intel: investimenti per le fabbriche a 45 nanometri

Intel: investimenti per le fabbriche a 45 nanometri

Il colosso di Santa Clara annuncia una serie di piani di investimento per la realizzazione di nuovi stabilimenti produttivi o aggiornamento di stabilimenti esistenti

di Andrea Bai pubblicata il , alle 09:06 nel canale Processori
Intel
 

Intel ha annunciato un piano di investimento per l'aggiornamento di una fabbrica di produzione a Rio Rancho, nel Nuovo Messico. I fondi stanziati saranno compresi tra 1 e 1,5 miliardi di dollari, con lo scopo di operare tutto ciò che è necessario per il passaggio alla produzione a 45 nanometri. Secondo il programma dei lavori la Fab 11X, questo il nome dello stabilimento, potrà avviare la produzione a 45 nanometri nel corso della seconda metà dell'anno.

I lavori per abilitare la produzione a 45 nanometri presso la Fab 11X sono posti all'interno di un progetto più ampio relativo a questo tipo di produzione: parallelamente saranno infatti condotti lavori simili per la Fab D1D in Oregon e per la realizzazione di due nuovi stabilimenti in Arizona e Israele. Questi ultimi due complessi avranno un costo rispettivo di 3 miliardi e 3,5 miliardi di dollari.

L'annuncio di Intel giunge poco dopo una battaglia a colpi di comunicati stampa con IBM per assicurarsi il primato sulla tecnologia a 45 nanometri. Intel ha inoltre dichiarato che per la produzione a 45 nanometri di prossima generazione sarà utilizzata una tecnologia che prevede l'impiego di high-k dielectric ed elettrodi metal gate che aiuteranno a limitare i problemi di dispersione della corrente elettrica che risultano essere l'ostacolo principale alla realizzazione di transistor di piccole dimensioni.

Fonte: Arstechnica

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8 Commenti
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Euripylos28 Febbraio 2007, 09:16 #1
intel se la sta giocando ottimamente, in ogni caso la concorrenza giova sempre a favore nostro
Bulfio28 Febbraio 2007, 10:49 #2
A dire il vero la struttura HIGH-K (dove K nel sistema internazionale è la costante dielettrica che noi chiamiamo epsilon) serve per avere, a parità di dimensione verticale con un dielettrico SiO2 di Silicio, un maggiore isolamento tra gate e canale.
L'elettrodo di gate in metallo è invece una tappa forzata perchè il gate attuale fatto in silicio non attacca sul materiali diversi dal silicio e ossidi derivanti, e l'High-K usato è Hafnio (piuttosto che tantalio, zirconio, ecc..).
faber8028 Febbraio 2007, 11:20 #3
...e intanto amd ancora si scervella tra 90 e 65 nm.... ) boh! contenta lei, alla peggio per vendere finirà col ribassare ancora
Bulfio28 Febbraio 2007, 11:33 #4
Beh, all'utente finale solitamente non cambia molto la diminuzione di lunghezza di canale..
Evidentemente al momento gli costa di più diminuire le dimensioni che guadagnare spazio sul wafer.
E magari stanno anche passando giorni di fuoco a risolvere le molteplici problematiche.
Evanghelion00101 Marzo 2007, 02:24 #5

X Bulfio

Molto interessante, mi sapresti indicare link per approfondire le tecnologie (magari anche la Soi di amd/ibm) di realizzazione dei chip moderni?
skynet_man01 Marzo 2007, 11:53 #6

high-k

>>A dire il vero la struttura HIGH-K serve per avere, a parità di dimensione verticale con un dielettrico SiO2 di Silicio, un maggiore isolamento tra gate e canale.

Questo non significa che diminuisce le dispersioni? se il mos è in saturazione il canale si forma e si hanno i portatori di carica, altrimenti se è off nel canale non ci sono portatori.Questo high-k probabilmente intensifica l'effetto di campo essendo come hai detto tu,una struttura che incrementa le capacità dielettriche; anche se non rispetto all'SiO2, il quale è solo un isolante tra Gate Source e Drain (e bulk), ma rispetto ad Si che costituisce il substrato ed anche il dielettrico tra metal di Gate e canale.

>>L'elettrodo di gate in metallo è invece una tappa forzata perchè il gate attuale fatto in silicio non attacca sul materiali diversi dal silicio e ossidi derivanti, e l'High-K usato è Hafnio (piuttosto che tantalio, zirconio, ecc..).

L'elettrodo di gate, come anche Source e Drain non sono sempre realizzati in metallo (Al)? Forse c'è confusione tra la "sacca" drogata di Gate realizzata nel substrato ed il metal che la mette in contatto con la circuiteria. La sacca è chiaramente di silicio ma drogato, quindi non credo si faccia di metallo. Se invece intendevi il metal depositato, le zone drogate e ricoperte di ossido, sono in contatto con uno strato di metal che le rende accessibili, quindi non vedo la novità nell'usare il silicio.
Poi forse ho capito male.
marciufello01 Marzo 2007, 12:58 #7
In realtà sembra che AMD esca con i 45nm nel 2008, non credo nel primo trimestre, ma in ogni caso nel 2008. Speriamo bene
Bulfio05 Marzo 2007, 15:36 #8
Mi ero dimenticato questo thread
@Evanghelion001
Purtroppo non ne ho idea, io ho fatto un esame apposta all'università assai interessante, in cui si spiegava tutto ciò e anche di più.
Potresti provare su Google Scholar, magari trovi qualche documento.

Originariamente inviato da: skynet_man
>>A dire il vero la struttura HIGH-K serve per avere, a parità di dimensione verticale con un dielettrico SiO2 di Silicio, un maggiore isolamento tra gate e canale.

Questo non significa che diminuisce le dispersioni? se il mos è in saturazione il canale si forma e si hanno i portatori di carica, altrimenti se è off nel canale non ci sono portatori.Questo high-k probabilmente intensifica l'effetto di campo essendo come hai detto tu,una struttura che incrementa le capacità dielettriche; anche se non rispetto all'SiO2, il quale è solo un isolante tra Gate Source e Drain (e bulk), ma rispetto ad Si che costituisce il substrato ed anche il dielettrico tra metal di Gate e canale.


Non funziona proprio così..a parte le considerazioni sul canale, la costante dielettrica è indice di isolamento, non di conduzione. L'HIGH-K sostituisce appunto l'ossido di Silicio Si02, non il canale (il canale è intrinseco, cioè è Si quasi puro, per evitare fenomeni di scattering).
Il problema è che, essendo i campi elettrici davvero elevati (siamo quasi al limite superiore), la cariche non vanno solo da source a drain, ma passano nell'ossido e vanno nel gate. Continuando così, l'ossido si buca e il transistore smette di funzionare. L'high-K va a sistemare (o almeno ci prova) questo fenomeno in ragione del fatto che, se si vogliono scalare le dimensioni orizzontali, si devono scalare le dimensioni verticali.

Originariamente inviato da: skynet_man
>>L'elettrodo di gate in metallo è invece una tappa forzata perchè il gate attuale fatto in silicio non attacca sul materiali diversi dal silicio e ossidi derivanti, e l'High-K usato è Hafnio (piuttosto che tantalio, zirconio, ecc..).

L'elettrodo di gate, come anche Source e Drain non sono sempre realizzati in metallo (Al)? Forse c'è confusione tra la "sacca" drogata di Gate realizzata nel substrato ed il metal che la mette in contatto con la circuiteria. La sacca è chiaramente di silicio ma drogato, quindi non credo si faccia di metallo. Se invece intendevi il metal depositato, le zone drogate e ricoperte di ossido, sono in contatto con uno strato di metal che le rende accessibili, quindi non vedo la novità nell'usare il silicio.
Poi forse ho capito male.

No, dunque..non parlo delle sacche di source e drain (che si chiamano well), ma parlo proprio del gate (che non ha una sacca perchè viene cresciuto sopra l'ossido). Il gate non è di metallo, ma è di Silicio drogato opportunamente. Ora non ricordo di preciso che tipo di Silicio sia, ma non è di metallo. Una ragione sta nelle temperature: per fare un mos si raggiungo temperature elevatissime, che sono dell'ordine della temperatura di fusione del Silicio, cioè intorno ai 1500°. L'alluminio fonde a 660°
Le metallizzazioni sono un'altra cosa, che non c'entra con il mos in sè in quanto servono solo per connessioni.

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