Il chip più grande mai concepito? 24 volte lo standard: Intel vuole abbattere i limiti

Negli stabilimenti Intel di Rio Rancho, in New Mexico, l'azienda sta ridefinendo i limiti fisici della produzione di semiconduttori attraverso tecnologie di packaging avanzato che permettono di superare quello che viene definito "limite del reticolo", ovvero la dimensione massima imposta dagli strumenti di litografia per la fabbricazione di un singolo chip.

Il sito di Fab 9, che negli anni '80 era leader mondiale nella produzione di wafer da 6 pollici, si è progressivamente riconvertito fino a diventare oggi il principale centro statunitense per il packaging avanzato. Da 25 dipendenti nel 1980, la struttura è cresciuta fino a contare circa 2.700 addetti e una rete di 500 fornitori.

L'industria dei semiconduttori sta abbandonando il paradigma del chip monolitico a favore di architetture a chiplet: più die specializzati, prodotti anche con processi diversi, vengono interconnessi all'interno di un unico package. Attualmente Intel opera a circa 8 volte la dimensione del reticolo standard, con l'obiettivo dichiarato di superare le 12 volte entro il 2028.

Per arrivare a questo risultato, Intel Foundry impiega due tecnologie complementari: Foveros, che consente lo stacking verticale dei chiplet su un interposer di silicio, e EMIB (Embedded Multi-Die Interconnect Bridge), che collega i die orizzontalmente tramite piccoli ponti di silicio inseriti localmente nel substrato, evitando il ricorso a interposer estesi e più costosi.

Nel processo Foveros, descritto dagli ingegneri come una sequenza produttiva paragonabile alla preparazione di una pizza, un wafer di silicio funge da base sulla quale vengono assemblati i chiplet, seguito da una fase di "cottura" per l'unione dei materiali, dal riempimento con resina epossidica tramite un sistema di trasporto automatizzato (FOUP) e infine dal taglio dei singoli package con lame raffreddate ad acqua.

Nel 2026 è stata introdotta EMIB-T, evoluzione che integra canali dedicati all'alimentazione direttamente lungo il ponte di interconnessione, riducendo le perdite di efficienza energetica e migliorando il routing dei segnali richiesto dalle memorie ad alta banda (HBM).

Il passo successivo annunciato da Intel riguarda i cosiddetti package HLFF (Hyper-Large Form Factor), con dimensioni di 240 x 240 mm, corrispondenti a circa 24 volte il reticolo standard.

Per raggiungere questa scala, i team di ricerca devono affrontare cinque criticità principali: la velocità di trasferimento dati, con bridge EMIB-T che integrano layer metallici sotto i 2 micrometri per canali a 64 Gb/s, mentre per le connessioni verso l'esterno del package si valutano connettori in rame co-package e ottiche integrate, in vista di target futuri di 448 Gb/s; la distribuzione dell'energia, affrontata tramite condensatori in silicio integrati nel substrato, capaci di fornire fino a 1 millifarad di accumulo locale per area del reticolo; la ridondanza produttiva, con l'aggiunta di canali di comunicazione di riserva che, secondo le stime interne, portano la resa da circa il 97% a oltre il 99%; il controllo della planarità del package, dato che le simulazioni indicano deformazioni potenziali fino a 7 mm, gestite tramite anelli di rinforzo, substrati in vetro a basso coefficiente di espansione e una pressione di esercizio superiore a 4.500 newton; infine la gestione termica, con package che opereranno tra 15 e 25 kW complessivi, per i quali si propone un'architettura di raffreddamento modulare a zone indipendenti.

Una delle sfide più rilevanti riguarda l'incapsulamento, ovvero la sigillatura protettiva tra chip e substrato tramite un materiale che deve fluire su distanze crescenti man mano che aumentano le dimensioni del package. Se oggi il limite di flusso è di circa 43 mm con EMIB e 22 mm con package standard, a scale superiori del reticolo tali distanze risultano insufficienti. Intel Foundry ha affrontato il problema agendo su tre fattori: un materiale a viscosità ridotta per estendere la distanza di flusso senza comprometterne l'integrità meccanica; una nuova strategia di dispensazione multi-punto al posto della tradizionale dispensazione sui bordi; un processo di cura ottimizzato per l'eliminazione di vuoti d'aria residui.

Grazie a questi accorgimenti, l'azienda ha validato diversi package sperimentali: uno basato su EMIB oltre cinque volte le dimensioni del reticolo, con 18 die (di cui 12 siti HBM) e incapsulamento privo di vuoti fino a 40 mm di distanza di flusso; uno che supera di 7 volte le dimensioni del reticolo con risultati analoghi; e, tramite Foveros, package a 2 e 4 volte le dimensioni del reticolo, con la prima versione che ha superato i test di affidabilità completi.

La roadmap prevede il superamento delle 7 volte le dimensioni del reticolo nel breve termine, l'estensione oltre le 12 volte e, in prospettiva più lontana, l'adozione del packaging a livello di pannello (panel-level packaging), che secondo Intel potrebbe spingersi oltre le 50 volte il reticolo standard, con i substrati in vetro sviluppati a Rio Rancho indicati come elemento abilitante chiave.