IBM sviluppa uno switch ottico per microprocessori

IBM sviluppa uno switch ottico per microprocessori

Il futuro delle interconnessioni su scala nanometrica è la tecnologia ottica. IBM dimostra un modo per connettere i core di una CPU tramite fotoni

di pubblicata il , alle 12:48 nel canale Processori
IBM
 
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17 Commenti
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TheAlchemist18 Marzo 2008, 17:55 #11
Ma che spettacolo
djbill18 Marzo 2008, 18:18 #12
Originariamente inviato da: Lev1athan
Lo so, però mi sembra che su internet tempo fa la IBM rilasciò anche dei video a riguardo..


Anch'io ricordo un articolo di HWU che riportarva proprio quel video...
scorpionkkk18 Marzo 2008, 19:57 #13
Prestazioni di questo tipo con gli switch ottici integrati sono roba vecchia.

la novità di IBM è nell'utilizzo di questa tecnologia su SOI anche se, vedendo l'articolo su nature photonics le prestazioni di switching non sono proprio ottimali e personalmente vorrei anche vedere le prestazioni nella generazione (su silicio) del segnale ottico con un laser integrato (sarebbe meglio usare Si3No4 anziche strati di silicio a diverse dimensioni).
In ogni caso tali prestazioni vanno benissimo nell'ambito di utilizzo.

Bella per IBM insomma..un altro passetto in più nella direzione (già intrapresa da molti) della computazione nanofotonica.
bjt218 Marzo 2008, 20:47 #14
Questi bus potrebbero essere usati anche a scala più piccola, IMHO. Pensate alla cache L3 o L2. Attualmente nelle CPU sono presenti tantissimi BUS (tra FPU, cache, ALU ecc...) con buffer e ripetitori quando il percorso è troppo lungo. Che ovviamente dissipano e sono limitati in clock dalla lunghezza del tratto e dalle dimensioni del buffer. Se si sostituissero questi bus (almeno i più critici come quelli tra cahce L3, L2 e cores) si potrebbe guadagnare in velocità, consumo e anche dimensione del chip (un bus e tutti i ripetitori sul percorso occupano spazio, contengono transistors e dissipano...)
SpyroTSK19 Marzo 2008, 09:40 #15
ma è vecchia questa, l'avevo già letta mesi fà
[KS]Zanna19 Marzo 2008, 11:42 #16
Originariamente inviato da: bjt2
Questi bus potrebbero essere usati anche a scala più piccola, IMHO. Pensate alla cache L3 o L2. Attualmente nelle CPU sono presenti tantissimi BUS (tra FPU, cache, ALU ecc...) con buffer e ripetitori quando il percorso è troppo lungo. Che ovviamente dissipano e sono limitati in clock dalla lunghezza del tratto e dalle dimensioni del buffer. Se si sostituissero questi bus (almeno i più critici come quelli tra cahce L3, L2 e cores) si potrebbe guadagnare in velocità, consumo e anche dimensione del chip (un bus e tutti i ripetitori sul percorso occupano spazio, contengono transistors e dissipano...)


Non dimentichiamoci però che i bus a cui fai riferimento tu sono tipicamente paralleli, quindi bisognerebbe fare il conto del troughput aggregato per confrontare l'effettiva banda dei due tipi di soluzione in oggetto: è pur vero che la possibilità di trasmettere su portanti ottiche a diverse lunghezze d'onda aumenta il parallelismo dell'informazione trasmessa, ma il canale dati per ogni portante è di tipo seriale: per poter utilizzare questa tecnologia all'interno dei chip si dovrebbero integrare anche dei ser-des di notevole capacità e velocità... non so quanto sia ipotizzabile.
bjt219 Marzo 2008, 22:02 #17
Originariamente inviato da: [KS]Zanna
Non dimentichiamoci però che i bus a cui fai riferimento tu sono tipicamente paralleli, quindi bisognerebbe fare il conto del troughput aggregato per confrontare l'effettiva banda dei due tipi di soluzione in oggetto: è pur vero che la possibilità di trasmettere su portanti ottiche a diverse lunghezze d'onda aumenta il parallelismo dell'informazione trasmessa, ma il canale dati per ogni portante è di tipo seriale: per poter utilizzare questa tecnologia all'interno dei chip si dovrebbero integrare anche dei ser-des di notevole capacità e velocità... non so quanto sia ipotizzabile.


Se parlano di terabit/secondo vuol dire che già hanno i necessari circuiti... Un convertitore seriale parallelo è un banale registro a scorrimento... Non ci vuole molto a farlo andare a 4-5 GHz già adesso... E poi se fai il conto, il bus della cache L2 del core 2 è 256 bit e anche a 3,2 GHz degli attuali processori, non si arriva neanche a un Tera bit /s di data rate...
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