Colpo di scena nel packaging: TSMC copia l'idea che sta facendo crescere Intel?

La competizione tra TSMC e Intel non riguarda più soltanto i processi produttivi, ma si estende sempre di più al settore del packaging avanzato, diventato un elemento strategico per processori destinati all'intelligenza artificiale e al calcolo ad alte prestazioni. Secondo un'indiscrezione pubblicata da The Information, TSMC avrebbe avviato lo sviluppo di una nuova tecnologia di packaging indicata internamente come "EMIB-like" o "quasi-EMIB", ispirata all'approccio adottato da Intel con la propria soluzione Embedded Multi-die Interconnect Bridge (EMIB).

La scelta sarebbe legata sia alla crescente popolarità della tecnologia Intel sia ai limiti dell'attuale capacità produttiva delle soluzioni CoWoS, ormai completamente prenotate fino al 2026 e, per alcune varianti, già ben oltre il 2027. I tempi di consegna avrebbero raggiunto in alcuni casi circa 78 settimane, spingendo TSMC a cercare un'alternativa più semplice ed economica da produrre.

Attualmente la società taiwanese propone tre varianti della piattaforma Chip-on-Wafer-on-Substrate (CoWoS). CoWoS-S, la prima generazione, utilizza un grande interposer in silicio con Through-Silicon Via (TSV), soluzione che garantisce la massima densità di collegamenti ma comporta costi elevati.

Successivamente è arrivato CoWoS-L, che sostituisce il grande interposer monolitico con un substrato organico basato su Redistribution Layer (RDL), integrando piccoli ponti in silicio denominati Local Silicon Interconnect (LSI) esclusivamente nelle aree dove è necessario uno scambio di dati ad alta velocità tra chiplet. Questo approccio riduce i costi mantenendo elevate prestazioni e permette di superare i limiti dimensionali dei reticoli litografici.

La terza variante, CoWoS-R, elimina completamente l'interposer in silicio con un un'interconnessione basata esclusivamente su materiali organici e rame. Pur sacrificando parte della densità di collegamento, offre maggiore flessibilità meccanica e una migliore scalabilità per package di grandi dimensioni.

Secondo le indiscrezioni, proprio CoWoS-L rappresenterebbe il punto di partenza della nuova evoluzione. Intel, infatti, con EMIB utilizza piccoli ponti di silicio direttamente incorporati nel substrato organico del package, evitando la presenza di un interposer o di uno strato RDL esteso all'intera superficie del chip.

In questa configurazione, i chiplet vengono collegati solamente nei punti in cui devono comunicare tra loro, mediante micro-bump ad alta densità posizionati lungo i bordi delle matrici. Il risultato è una soluzione che riduce l'impiego di silicio, semplifica l'assemblaggio e limita i costi senza compromettere larghezza di banda e prestazioni nelle connessioni tra logica e memoria HBM.

Un altro elemento distintivo è rappresentato dalla futura evoluzione EMIB-T, che integra Through-Silicon Via (TSV) direttamente all'interno dei ponti in silicio. Questa configurazione permette di realizzare collegamenti verticali per alimentazione e segnali ad alta velocità, aprendo la strada a configurazioni tridimensionali sempre più sofisticate.

Al contrario, l'attuale CoWoS-L richiede un processo più articolato: i ponti LSI sono inseriti in un interposer RDL separato, realizzato su wafer, che viene successivamente assemblato sopra il substrato organico. L'intero package necessita quindi di due fasi distinte di produzione e assemblaggio.

Secondo le fonti, il nuovo progetto sarebbe sviluppato insieme a Kinsus Interconnect Technology, azienda taiwanese specializzata nei substrati per semiconduttori, che avrebbe il compito di supportare TSMC nello sviluppo e nella futura produzione su larga scala della nuova soluzione.

I dettagli tecnici rimangono limitati, ma le indiscrezioni suggeriscono che TSMC potrebbe eliminare completamente lo strato Redistribution Layer, adottando un'architettura più vicina a quella di Intel, con ponti in silicio integrati direttamente nel substrato organico. Una scelta che consentirebbe di ridurre complessità, costi e tempi produttivi, mantenendo al tempo stesso le elevate prestazioni richieste dai moderni acceleratori AI e dai processori destinati ai data center.

L'iniziativa evidenzia come il packaging avanzato stia assumendo un ruolo sempre più determinante nell'industria dei semiconduttori. Con la domanda di chip per l'intelligenza artificiale ancora superiore alla capacità produttiva disponibile, l'efficienza dei processi di assemblaggio è destinata a diventare un fattore competitivo tanto importante quanto l'evoluzione dei processi litografici.