Chip Tilera a 100 Core per metà 2011

Chip Tilera a 100 Core per metà 2011

Le archtietture Tileera TILE-Gx in versione a 100 core previste al debutto a partire dalla metà del prossimo anno; a breve versioni a 16 e 32 core

di pubblicata il , alle 09:30 nel canale Processori
 

Tilera, azienda americana specializzatasi nella produzione di architetture di processore di tipo multicore, ha rilasciato alcuni dettagli architetturali sulle soluzioni TILE-GX, attese entro la fine dell'anno in versioni con 16 oppure 32 core con i primi sample.

Per la metà del 2011 Tilera renderà disponibili versioni con 64 e 100 core di questa architettura, raggiungendo un risultato al quale Intel sta puntando con la propria iniziativa di ricerca Terascale da tempo. Anche per Intel, infatti, architetture con un elevato numero di core che operano in parallelo sono una strada prioritaria per alcuni ambiti di elaborazione, come ad esempio gli ambiti HPC. Di queste architetture avevamo già avuto modo di parlare circa 1 anno fa, periodo nel qaule Tilera aveva anticipato le prime caratteristiche di questa soluzione.

Le prime versioni di architettura TILE-Gx con 100 core debutteranno con una frequenza di clock prevista tra 1 GHz e 1,5 GHz per ciascun core, integrando un totale di 32 Mbytes di cache e una bandwitdh massima teorica tra la memoria che raggiungerà di picco i 546 Gigabit al secondo, grazie alla integrazione di un controller DDR3 di tipo quad channel.

I "tile" sono interconnessi tra loro grazie al network iMesh di Tilera. Ogni core è caratterizzata dalla presenza di pipeline a 3 stadi in grado di gestire fino a tre istruzioni per ciclo di clock. Ciascun core è provvisto di 32 KBytes di cache L1 per istruzioni e di una identica quantità di cache L1 per i dati e di 256 KBytes di cache di secondo livello. Al pari degli altri processori sviluppati da Tilera, ogni tile può operare in maniera indipendente oppure in collaborazione con altri tile.

I processori TILE-Gx di Tilera possono trovare applicazione in vari ambiti, dagli apparati di rete (firewall, sistemi di monitoraggio delle intrusioni, sistemi di ispezione dei pacchetti) alle infrastrutture di rete wireless, passando per le soluzioni di codifica/decodifica video, videoconferenza e streaming, sino all'ambito cloud-computing.

L'utilizzo di achitetture che abbinino un elevato numero di core, ciascuno dotato di una valida potenza elaborativa ma non di certo confrontabile in senso assoluto con le tradizionali architetture di processore x86 in commercio svluppate da Intel e da AMD, permette di sfruttare al meglio l'elevata parallelizzazione dei task ai quali i modelli di programmazione stanno giungendo. Non solo: core numerosi ma tendenzialmente semplici permettono di ottenere un certo contenimento dei consumi, potendo eseguire una gestione dinamica dell'utilizzo in funzione sia del loro numero sia della potenza elaborativa richiesta nello specifico istante dall'applicazione.

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15 Commenti
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lucusta29 Settembre 2010, 09:44 #1
quanto costa? se e' concorrenziale verso un X86 o un cell, forse lo vedremmo in giro.
Pozzame29 Settembre 2010, 09:59 #2
Pipeline da 3 stadi?
Ma non sono un po' pochini? Sopratutto in paragone colle moderne CPU x86 con decine di stadi (l'architettura NetBurst del Pentium4 ne aveva 30).

Non ho capito, ma sono X86 o altro?
Pozzame29 Settembre 2010, 10:06 #3
Secondo il CTO e cofondatore Anant Agarwal, Tilera mira a produrre processori per dispositivi di rete e per dispositivi video, mercati che richiedono elevate potenze di calcolo e non necessitano di compatibilità con le architetture X86.
[Fonte Wikipedia]

Come non detto, niente X86, come logico per motivi di licenze. :-P

Non mi pare offrano una grande flessibilità di utilizzo.
Saranno troppo complicati da programmare per essere usati come microcontrollori, e poco potenti per applicazioni Video serie e per la ricerca scientifica.
Magari li vedremo su Lettori multimediali, se costano poco, al massimo su qualche SetTopBox (ma sempre più spesso preferiscono architetture proprietarie).
Redux29 Settembre 2010, 10:24 #4
Chissà se ci gira crysis?
masty_<329 Settembre 2010, 11:03 #5
Pipeline a 3 stadi? Si torna indietro?
Duncan29 Settembre 2010, 11:18 #6
Evidentemente per integrare 100 core in un chip a qualcosa si deve rinunciare, non mi stupisco della pipeline a 3 stadi... o pensate che sia possibile integrare veramente 100 core di una qualunque CPU x86 attualmente? Stranamente Intel a rimandato la data del debutto di quella architettura, oltretutto non ricordo quando fosse lunga la pipeline di quell'architettura, ma non credo che l'avesse di 30...
nudo_conlemani_inTasca29 Settembre 2010, 11:55 #7
Sbaglio.. o è MOSTRUOSO!!!
coschizza29 Settembre 2010, 11:57 #8
Originariamente inviato da: lucusta
quanto costa? se e' concorrenziale verso un X86 o un cell, forse lo vedremmo in giro.



queste cpu non vanno in concorrenza con nessuna cpu x86 esistente e nemmeno con le soluzioni arm itanium sun ibm

queste cpu sono una naturale evoluzione del mondo dominato dagli asic e dai vari dsp.

quindi punta ad hardware dove è necessario un elevato parralelismo nel codice con buone performance basse latenze e consumi molto contenuti per esempio firewall hardware , ips, swich, router ecc

http://www.tilera.com/products/proc.../TILE-Gx_Family
Mason29 Settembre 2010, 12:01 #9
se Non sbaglio in questi proci i core possono comunicare con i 4 vicini o gli 8 vicini se non ricordo male, esiste, nel concetto di programmazione parallela, anche un concetto di distanza del dato dal core di elaborazione.

Sono concepiti piu come filtri, setacci, di elaborazione che. per questo la destinazione net o filtri iimmagini
GByTe8729 Settembre 2010, 12:38 #10
Originariamente inviato da: Mason
se Non sbaglio in questi proci i core possono comunicare con i 4 vicini o gli 8 vicini se non ricordo male, esiste, nel concetto di programmazione parallela, anche un concetto di distanza del dato dal core di elaborazione.


Un versione riadattata del principio di località?

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