AMD 3D V-Cache di seconda generazione: cosa c'è dietro la tecnologia dei Ryzen 7000X3D

I nuovi processori Ryzen 7000X3D sono dotati di 3D V-Cache di seconda generazione. Come abbiamo visto nella recensione del modello Ryzen 9 7950X3D, l'aggiunta di una SRAM sopra il CCD si è confermata molto utile per aumentare le prestazioni, principalmente in gaming ma non solo.

Dietro quell'effetto netto, però, c'è sempre una parte tecnica che per alcuni può essere ancora più interessante. Durante l'ISSC 2023 (via Tom's Hardware), AMD è entrata maggiormente nel dettaglio della 3D V-Cache di seconda generazione svelando che, seppur prodotta a 7 nm come la versione precedente, è ora più densa.

Posizionata sopra un chiplet realizzato a 5 nanometri da TSMC, la nuova SRAM a 7 nm è stata studiata per essere più piccola, solo 36 mm2 rispetto ai precedenti 41 mm2 al fine di rientrare nel perimetro del CCD. Il numero di transistor, tuttavia, è rimasto lo stesso (4,7 miliardi circa), assicurando una densità di circa 130,6 milioni di transistor per millimetro quadrato contro i precedenti 114,6 milioni.

Per combattere la latenza aggiuntiva generata dall'aggiunta di una cache L3 "esterna", AMD ha incrementato la bandwidth tra la SRAM e il die sottostante portandola a 2,5 TB/s, un passo avanti rispetto ai 2 TB/s di picco della generazione precedente.

La SRAM sopra il chiplet è collegata con due tipi di through-silicon via (TSV), nome che identifica le interconnessioni elettriche verticali: i TSV di potenza, che trasportano l'alimentazione tra i chiplet, e i TSV di segnale che consentono il passaggio dei dati tra le unità.

Nella prima generazione di 3D V-Cache entrambi i TSV si trovano nella cache L3 del CCD. Tuttavia, poiché la cache L3 nel CCD è più piccola per via della maggiore densità del processo a 5 nm (si è passati da 80,7 a 66,3 mm2), e anche se la SRAM è più piccola, ora si sovrappone alla cache L2. Pertanto, AMD ha dovuto modificare le connessioni TSV sia nel CCD che nella SRAM.

AMD ha dovuto estendere le interconnessioni TSV di potenza dalla cache L3 alla L2 a causa della minore dimensione della cache L3 all'interno del CCD. D'altronde, il migliorato processo produttivo ha portato a un ridimensionamento dell'area effettiva di 0,68 volte nella cache L3, nei percorsi dei dati e nella logica di controllo rispetto al precedente chiplet a 7 nm dei Ryzen 5000, quindi lo spazio fisico per ospitare i TSV nella cache L3 è inferiore. I TSV di segnale rimangono all'interno nella cache L3 del CCD, ma AMD ha ridotto comunque l'area richiesta da queste interconnessioni del 50% snellendo il resto della circuiteria.

Infine, AMD ha spiegato che la SRAM rimane nello stesso dominio di potenza dei core della CPU, ed è per questo che non è possibile intervenirci in modo indipendente. Allo stesso tempo, ciò contribuisce alla frequenza più bassa raggiunta dal chiplet equipaggiato con la SRAM, in quanto la tensione non può superare 1,15V.